FPGA設計時序分析概念之Timing Arc

1.1 Timing Arc概念

在時序工具對設計進行時序分析時，經(jīng)常會看到一個概念Timing Arch(時序弧)。Timing Arc是一個信號一個單元Cell的輸入引腳Pin到該單元輸出引腳Output Pin間的路徑。對于一個單元Cell，可以存在多個時序弧，通過時序弧的信息，我們可以計算每一段路徑的時延從而進行時序分析以及優(yōu)化。

1.2 Timing Arcs的類型

時序弧分為單元弧Cell Arc和線弧Net Arc，單元弧有分為組合邏輯弧和時序邏輯弧

組合邏輯弧：信號從組合邏輯單元的輸入引腳到輸出引腳的路徑

時序邏輯弧：信號從時序邏輯單元（如觸發(fā)器FF和鎖存器Latch）的時鐘輸入引腳Clock Pin到輸出引腳，或者是時鐘輸入引腳到時序單元的其他輸入引腳，下圖中ck到D之間的時序弧即是用于setup、hold分析，CK到Q的路徑為時序單元內(nèi)部的傳輸時延。

線弧：一個單元的輸出引腳到另一個單元輸入引腳之間的路徑即為線弧Net Arcs，線弧引起信號在時序路徑中的Net中存在傳輸時延。

1.3Timing Sense(時序感知)

Timing Sense時序感知是時序弧中源引腳到目的引腳的邊沿傳輸變換，可以分為三類：Positive unate,Negative unate和Non unate，Timing Sense也可稱為Unateness（單邊性）。

Positive unate arc: 如果源引腳的上升沿切換能引起目的引腳的上升沿切換，則該段弧即為正級弧。如AND與門單元，OR或門單元，緩沖器BUFFER以及所有的Net arc都屬于Positive Unate arcs。

以AND門為例，AND邏輯門真值表如下圖

分析如下：

A=0,B為0-》1時，輸出Y不會變化，一直為0

A=1,B為0-》1時，輸出也是上升沿切換

B=0,A為0-》1時，輸出Y不會變化，一直為0

B=1,A為0-》1時，輸出也是上升沿切換

上升沿切換圖如下

下降沿切換如下圖

因此，AND存在4個時序?。荷仙貢r，輸入引腳A，引腳B到輸出Y，下降沿時輸入引腳A，引腳B到輸出Y.

Negative unate arc:如果源引腳的上升沿切換能引起目的引腳的下降沿切換，則該段弧即為負級弧。如NAND與非門單元，NOR或非門單元以及反相器都屬于Negative Unate arcs。

以或非門為例，真值表如下圖

分析如下

A=0,B為0-》1時，輸出Y下降沿切換

A=1,B為0-》1時，輸出Y不變，為0

B=0,A為0-》1時，輸出Y下降沿變換

B=1,A為0-》1時，輸出Y不變，為0

上升沿切換如下

下降沿切換如下

同樣地，NOR存在4個時序?。荷仙貢r，輸入引腳A，引腳B到輸出Y，下降沿時輸入引腳A，引腳B到輸出Y,和Positive unate arc不同的是輸出邊沿切換與輸入相反。

Non Unate arc:如果源引腳的邊沿切換與目的引腳的邊沿切換無相同或相反的關系，則該段弧即為Non-unate時序弧。如XOR異或門單元

異或門的真值表如下圖

分析如下：

A=0,B為0-》1時，輸出Y上升沿變換

A=1,B為0-》1時，輸出Y下降沿變換

B=0,A為0-》1時，輸出Y上升沿變換

B=1,A為0-》1時，輸出Y下降沿變換

上升沿切換圖如下圖

下降沿變換圖

通過這種變化關系，可以知道輸出的邊沿變換無法僅僅看一個輸入引腳的變換。對于B上升沿的切換，輸出Y還和輸入A有關，A的值會影響輸出Y是同邊沿還是反邊沿切換

1.4 參考資料

https://www.vlsi-expert.com4