芯耀
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又到歲末年初時，回顧2023年，AIGC技術、Chiplet、RISC-V以及新能源汽車當仁不讓是行業(yè)熱詞。尤其Chiplet技術，被視為是摩爾定律延續(xù)的新解，將會持續(xù)推動大規(guī)模數(shù)字芯片的PPA提升，進而為AIGC、AI PC、ADAS等應用提供更高算力支持。
時間來到2024年，Chiplet勁頭不減。MIT科技評論將其列為2024年的十大突破性技術之一；中國新推出的《芯粒間互聯(lián)通信協(xié)議》標準從1月1日起開始實施；Intel在近日CES上也推出了其第一個Chiplet汽車SoC平臺，將AI PC帶入到了智能汽車中。
然而像采用Chiplet技術的這種高性能計算芯片，對于整個芯片設計流程提出了全新的考驗。傳統(tǒng)的EDA工具和設計范式已經不足以應對當下的芯片設計工作，EDA與IP的生態(tài)系統(tǒng)的融合，正為我們開辟一條新的敏捷設計之路。
圖1：MIT科技評論2024年十大突破性技術
為什么大規(guī)模芯片設計越來越難了？
如果把造芯片比作造房子，那么EDA工具就像建筑師的設計工具，幫助其設計電路圖，進行模擬測試，確保電路的性能和可靠性，同時優(yōu)化成本和功耗。“好的工具的角色就是把芯片設計變成自動化，最主要的是怎樣縮短整個設計周期的時間，同時還能開發(fā)出具有更高效能、更低功耗以及更有競爭力的芯片?！彼紶栃径麻L兼CEO林俊雄如是說到。
而IP類似于預制的建筑組件，可直接集成到電路中，節(jié)省設計時間并降低錯誤風險?！癐P其實就是傳統(tǒng)意義上的一塊芯片的可復用的功能實現(xiàn)，某種意義上它還是數(shù)字化驗證過程中的一個中間件，客戶可以在EDA工具中提前完成系統(tǒng)驗證。”芯動科技董事長兼CEO敖海解釋到，“EDA工具加IP組件能夠實現(xiàn)用戶在中間設計過程中的自由組合，實現(xiàn)工具的流程化、驗證的自動化和設計的自動化?！?/p>
隨著工藝制程發(fā)展，數(shù)字芯片的規(guī)模越來越大，從最初幾十個晶體管到現(xiàn)在動輒上百億的晶體管；同時，伴隨著新興應用場景的演進，對于數(shù)字芯片也提出了更高的要求。例如，AI應用需要強大的并行處理能力和極低的延遲；汽車應用追求低延遲和高可靠性；而IoT應用強調低功耗和低成本。這一系列的需求使得芯片設計更加復雜，催生出了新的技術和創(chuàng)新設計方法。
Chiplet技術通過模塊化方式組合不同功能芯粒，大大提高了數(shù)字芯片的集成度和性能，但也帶來新的挑戰(zhàn)，如IP融合、高速互連、熱管理、應力分布和高頻信號完整性等。
現(xiàn)在，開發(fā)大規(guī)模數(shù)字芯片需要巨大的前期投資，包括研發(fā)和制造成本，給許多公司帶來財務負擔。在快速發(fā)展的市場中，維持競爭優(yōu)勢需要不斷推出新技術和更新產品，這也進一步增加了芯片設計難度和競爭壓力。
面對這些挑戰(zhàn)，芯片設計企業(yè)發(fā)現(xiàn)依靠單一的EDA或IP供應商難以應對市場變化和技術發(fā)展。他們需要的是能夠提供全面解決方案的生態(tài)系統(tǒng)，以支持復雜設計和快速開發(fā)周期。思爾芯和芯動科技的合作，通過在各自領域的優(yōu)勢互補，簡化了芯片設計，為客戶實現(xiàn)了敏捷高效和可靠的開發(fā)體驗。
EDA+IP，加速大規(guī)模數(shù)字芯片設計
隨著技術的發(fā)展和市場競爭的加劇，對快速、高效的電路設計需求日益增長，EDA廠商和IP廠商之間的合作應運而生。雙方通過整合資源、發(fā)揮各自技術專長，使得IP核心可以更加順利地融入到復雜的電路設計中。這種合作顯著提高了芯片設計流程的效率，減少了從概念到最終流片的時間，并提高了最終芯片的質量和性能。設計工程師現(xiàn)在可以將更多的精力投入到創(chuàng)新和優(yōu)化上，而不是在復雜的基礎設計上耗費時間。
據(jù)林俊雄介紹，思爾芯和芯動科技在芯片設計領域開展的合作可以分為三個層面。
首先是在單個IP層面，完善了驗證和接入工作。芯動科技的各種接口IP絕大部分都已經在思爾芯的EDA工具上完成了驗證，并且在思爾芯原型驗證系統(tǒng)上提供了參考設計。因此客戶在選擇了芯動科技的IP之后，不需要從零開始學習這一IP的使用，只需關注如何將其與自己的現(xiàn)有設計進行整合即可。對于已經在思爾芯的芯神瞳原型驗證系統(tǒng)上進行驗證的客戶而言，當整合芯動科技IP的時候，整個設計的銜接會非?？臁?/p>
其次是在SoC層面，針對汽車、物聯(lián)網、AI計算等多個熱門領域，雙方提供了完整的SoC平臺。例如在IoT方面，客戶可以在既有SoC平臺基礎上，結合其實際應用場景需求，在驗證工具和芯神瞳原型驗證上裁剪掉多余的功能，或者新增自己需要的功能，然后進行重新設計。
在選定的特定領域的SoC平臺上，客戶可以在很短時間內完成一個貼近自己具體應用需求的SoC重建，利用原來SoC平臺已有的驗證架構，客戶可以對自己新構建的SoC設計進行充分驗證，加速軟件開發(fā)進程，提前實現(xiàn)系統(tǒng)的整合。
最后是在設計更前端的層面，提供系統(tǒng)級解決方案。當下流行的大規(guī)模數(shù)字芯片設計復雜度極高，需要提前進行微架構的探索與觀察；像Chiplet一類的芯片，要求在整個設計的更早階段就進行系統(tǒng)架構評估，客戶通常需要在RTL設計之前，甚至在選擇IP時，就完成大量的系統(tǒng)性能評估。
思爾芯公司已經將芯動科技的許多IP和模塊整合進了其系統(tǒng)架構工具中，這使得客戶能在早期階段就預判如何構建他們的SoC，決定需要哪些類型的IP。此外，該平臺還能與思爾芯的其他軟件仿真和硬件仿真工具實現(xiàn)無縫整合。
“也就是說，在設計過程中，客戶可以在架構設計伊始，從很高層次的模型一步一步移植到軟件仿真、硬件仿真，最后移植到原型驗證中，在還沒投片之前完成整套系統(tǒng)級的設計。”林俊雄解釋道。
除了上述提到的三個層面的優(yōu)勢外，選擇思爾芯和芯動的方案，還讓客戶能夠站在雙方幾十年的知識積累和客戶經驗上，避免踩坑的同時實現(xiàn)更逼近真實的仿真驗證。
在芯片設計階段進行IP選擇時，一家專注于自動駕駛SoC的公司就遇到了挑戰(zhàn)。他們在物理接口（PHY）和控制器（controller）部分遇到了若干兼容性問題，這些問題長期困擾著他們。通過對多種解決方案進行對比擇優(yōu)，他們最終選擇了思爾芯和芯動科技的EDA+IP敏捷開發(fā)平臺。
基于這一平臺，客戶無需自行處理IP適配和設計驗證問題，可以直接采用在現(xiàn)場可編程門陣列（FPGA）平臺上驗證過的參考設計，并將其應用于他們整體的SoC環(huán)境。這種方法大幅節(jié)省了設計所需的時間和精力，對客戶而言至關重要。
如果他們無法解決這些兼容性問題，他們甚至將無法預知何時能完成芯片的流片（tape out）。由此可見，芯動科技和思爾芯的此次強強聯(lián)手，在幫助客戶解決關鍵技術難題方面起到了重要作用。
近日，思爾芯迎來創(chuàng)立二十周年的重要時刻，在全球服務了包括英特爾、瑞昱、黑芝麻智能、開芯院等在內的累計600余家客戶，其中包含世界前十大半導體企業(yè)中的六家、中國前十大集成電路設計企業(yè)中的七家。
而芯動科技在其十八年的歷程中，也實現(xiàn)了200多次成功流片和100億顆高端SoC的量產出貨。在先進工藝上，也一直與臺積電、三星、中芯國際、格芯、聯(lián)華電子、英特爾、華力等保持密切合作，在Chiplet、HBM3E、GDDR6X/6、PCIe5等大規(guī)模芯片必備的高帶寬技術上保持領先優(yōu)勢。
據(jù)敖海分享，隨著芯片尺寸越來越大，功能越來越多，接口越來越豐富，其中也存在越來越多的IP互連挑戰(zhàn)。而芯動科技和思爾芯雙方在服務了大量相同的客戶中，已經積累了大量該方面的知識，因此可以幫助后面的客戶避免很多的“坑”。
而站在這樣的領先客戶設計的基礎上，也就讓敏捷開發(fā)平臺具備了非常強的逼真度。此外，芯動科技把服務其他客戶的經驗，應用于新客戶的IP集成和芯片定制全流程中，縮短了系統(tǒng)驗證周期。
“芯動科技和思爾芯在系統(tǒng)搭配這個過程中形成一種互相支持的體系，使我們的交流和客戶溝通的窗口變得更加的容易?！卑胶Ｕf道，“芯動科技會把IP處理器和相關系統(tǒng)復雜程度的知識，教會給某些不熟悉這些領域的客戶，并且把原型驗證系統(tǒng)作為軟硬核IP的模式呈現(xiàn)給他們?！?/p>
從小積木到大積木，讓Chiplet系統(tǒng)級設計仿真更輕松
隨著晶體管工藝達到物理極限，要延續(xù)芯片在摩爾定律上的PPA提升，業(yè)界將會加速轉向Chiplet技術生態(tài)。同時對于國內芯片產業(yè)而言，在先進制程受限的情況下就必須在成熟工藝上追求芯片性能突破，也必須要走Chiplet之路，進行成熟工藝的組合。
但使用Chiplet來進行芯片設計，整個芯片的規(guī)模會進一步加大，其中的IP和Die的組合也會越來越復雜，也就帶來了更多種軟硬件組合的可能。這也意味著很多系統(tǒng)級的考量——包括封裝、后端設計到物理實現(xiàn)等，都要在芯片設計的很早期就要去完成。
林俊雄舉例，如果說EDA+IP是使用了更大積木來搭建房子，那么Chiplet就是用超大的積木來搭建房子。而在使用超大積木（Chiplet）進行設計的過程中，思爾芯和芯動科技的EDA+IP這套體系的優(yōu)勢會進一步擴大。
敖海表示，使用Chiplet進行芯片設計，帶來了更多的“大積木”的組合方式，而芯動科技和思爾芯的合作，可以幫助客戶從系統(tǒng)架構和硬件評估的角度，把Chiplet的組合提前適配好。
在兼容性方面，芯動科技是最早支持UCIe并完成適配的IP廠商，并且提供了非常好的性能功耗表現(xiàn)。早在該協(xié)議公布兩年前，芯動科技就和英特爾進行了合作開發(fā)。據(jù)悉，芯動科技的接口IP可采用DDR的模式操作Chiplet，這種端到端連線可以直接通過GPIO在原型驗證上進行互連，客戶只需要調整頻率就可以完成整個Chiplet在延遲總線、整體協(xié)議方面的全套仿真和驗證工作，而且兼具密度高、低延遲，PPA優(yōu)勢大幅提升。
目前，芯動科技的Chiplet硬化模塊已經在思爾芯的原型驗證中成功實施，通過FPGA與FPGA互連就能夠完整地仿真整個Chiplet的總線功能。此外，客戶還可以通過芯動科技的Chiplet PHY芯片，在兩套原型驗證之間實現(xiàn)高速模式或低速模式的互連。
圖3：芯動科技Chiplet產品組合
“在Chiplet領域，我們不但提供多種互聯(lián)方式，也給客戶提供大量互聯(lián)的可定制化協(xié)議能力，并且已有很多成功經驗能幫助到大家把芯片組合的風險降到最低?！卑胶＿M一步分享到，“在GPU/AI等大型芯片中可能涉及到很多內核之間的數(shù)據(jù)交換，在這一過程中任何卡頓或協(xié)議問題都將會影響整體芯片的性能評估。光通過仿真幾天幾夜也仿真不出來，甚至一個月也仿真不出來，而通過敏捷開發(fā)驗證平臺，就可以快速實現(xiàn)這一步跨越?？山M合的Chiplet加上可組合的平臺，就能給客戶提供大量敏捷開發(fā)的能力，以及來自思爾芯和芯動科技的專業(yè)知識深度。”
隨著Chiplet的未來發(fā)展，思爾芯靈活的大型原型驗證和芯動科技多種Chiplet模塊相組合綁定，將會是一種市場趨勢，也會為雙方帶來極大的優(yōu)勢。對于客戶的設計而言，在追求Chiplet更好模式和仿真結果的過程中，也會變得更容易達成。
結語
隨著邊緣計算、人工智能、ChatGPT等大模型語言（LLM）的發(fā)展，對于芯片算力需求會呈幾何級數(shù)增長。未來2～3年，將會是從端到云到車遍地開花的芯片時節(jié)。
而中國是實施最貼近應用端的市場，也是最需要多元化、快速迭代的市場，這將會成為高端芯片孵化培育的沃土。把握住這一波浪潮，中國半導體產業(yè)便有望在國際舞臺上再上一個臺階。
林俊雄表示，EDA+IP本身其實還有很多關鍵技術，整個產業(yè)鏈也需要更多合作伙伴包括學校和政府等一起協(xié)助來完成。國內需要創(chuàng)建這樣一個共贏的生態(tài)，走出中國特色的半導體產業(yè)。
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