淺析JESD204B和JESD204C的一些區(qū)別

隨著數(shù)據(jù)轉(zhuǎn)換器速率的不斷提升，數(shù)字接口逐漸成為限制系統(tǒng)吞吐量的關(guān)鍵因素。目前由電子器件工程聯(lián)合委員會（JEDEC）制定的JESD204B串行標準，正受限于通道速率和冗余的8B/10B編碼效率問題。

盡管JESD204修訂版本C（Rev. C）已針對這些問題提出改進方案，但這對電路板布局和協(xié)議實現(xiàn)究竟意味著什么？本文將從技術(shù)角度解析JESD204B與C版本的核心差異，并探討其對高速數(shù)據(jù)轉(zhuǎn)換器設(shè)計的工程實踐影響。

為滿足混合信號器件（如模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器和模擬前端）與處理單元（如FPGA）間海量數(shù)據(jù)的序列化傳輸需求，同時減少兩者間的互連復雜度，JESD204接口標準應(yīng)運而生。該標準歷經(jīng)多次迭代，其中B版本因技術(shù)成熟度與廣泛應(yīng)用成為行業(yè)標桿。然而，面對新一代數(shù)據(jù)轉(zhuǎn)換器對更高吞吐量的迫切需求，現(xiàn)有標準已顯力不從心。以德州儀器ADC12DJ5200RF為代表的最新器件，其采樣率突破10 GSPS大關(guān)，倒逼C版本標準的采納以匹配性能升級。

深入研究JEDEC技術(shù)文檔不難發(fā)現(xiàn)，JESD204標準體系的復雜性源于其對當代混合信號器件生成的海量數(shù)據(jù)的高效傳輸需求。通過優(yōu)化編碼效率和通道利用率，C版本在保持向后兼容的同時，顯著提升了有效載荷傳輸效率。這對工程師而言，意味著需要重新評估電路板布線策略、信號完整性設(shè)計以及協(xié)議棧實現(xiàn)方式，以充分釋放新標準的性能潛力。

一、JESD204接口標準演進史

作為早期版本的JESD204A標準，存在無法同步多個并置設(shè)備的固有缺陷。具體而言，若需在電路板組件上實現(xiàn)兩個相同數(shù)據(jù)轉(zhuǎn)換器的輸入（或輸出）相位相干，A標準因缺乏相關(guān)機制而無法勝任。B標準通過引入子類概念實現(xiàn)了技術(shù)突破，在保持向后兼容的Subclass 0基礎(chǔ)上，新增Subclass 1和2，為采樣時刻與數(shù)據(jù)接收端（如FPGA）之間提供了確定性延遲保障。速度方面，A版本顯著落后于B版本，初代標準最高線速率僅3.125 Gbps，而B標準將單通道速率提升至12.5 Gbps。

隨著通道速率提升，高速串行通信面臨信號完整性、時鐘恢復和基線漂移三大挑戰(zhàn)。傳輸線上1/0分布不均會導致介質(zhì)極化，使直流偏置點偏移，引發(fā)基線漂移。這種現(xiàn)象可能帶來兩大隱患：抖動和編碼錯誤。AC耦合系統(tǒng)中，基線漂移的最常見誘因是收發(fā)端直流偏移補償。

初始標準采用8B/10B符號編碼，通過特殊編碼機制解決運行差異問題。該編碼將8位數(shù)據(jù)轉(zhuǎn)換為10位符號，既維持線路穩(wěn)定直流偏置，又為橋接耦合電容提供持續(xù)跳變。編碼過程引入額外符號用于帶內(nèi)信令，例如K28.5逗號符號用于通道對齊，使接收器在初始化時定位符號幀起始位置。當接收器完成同步后，通過SYNC信號通知編碼器，啟動數(shù)據(jù)傳輸。

盡管8B/10B編碼有效解決了串行化/反串行化問題，但其編碼效率存在20%損耗（每8位數(shù)據(jù)需傳輸10位符號）。隨著數(shù)據(jù)容量需求增長，這種編碼方式的效率瓶頸愈發(fā)凸顯。

二、JESD204B/C各部分解釋

1、傳輸層（Transport Layer）

JESD204B 的傳輸層在 JESD204C 中得以保留。在傳輸層組裝的數(shù)據(jù)幀的八字節(jié)數(shù)據(jù)塊通過網(wǎng)絡(luò)進行傳輸。

本標準的這部分內(nèi)容已經(jīng)過重新編排，措辭更加清晰，圖表也已更新。

由于 64 位編碼技術(shù)的特性，存在多種設(shè)置情況，會導致幀邊界與數(shù)據(jù)塊邊界無法對齊（幀可能并不恰好包含八個字節(jié)）。

2、數(shù)據(jù)鏈路層（Link Layer）

如前所述，本標準的兩個主要部分涵蓋了各種數(shù)據(jù)連接層的實現(xiàn)方法。

作為一種向后兼容的選項，早期 JESD204 標準版本中的 8b/10b 編碼方法仍然保留。這包括使用 SYNC~ 引腳和 K.28 字符來進行同步、通道對齊和錯誤監(jiān)測。

不過，從長遠來看，大多數(shù)應(yīng)用可能會采用 JESD204C 中包含的新 64 位編碼技術(shù)之一。

基于 IEEE 802.3 的 64b/66b 方法將提供最高的效率。盡管它被稱為編碼，但實際上并不存在像 8b/10b 那樣的編碼過程。

這種方法只是在 64 位的有效載荷數(shù)據(jù)基礎(chǔ)上增加了兩個首部比特。鑒于此，需要進行擾碼處理，以保持直流平衡，并確保有足夠的跳變密度，這對于 JESD204C 接收器中的時鐘和數(shù)據(jù)恢復（CDR）電路可靠地恢復時鐘來說是必要的。

此外，還開發(fā)了一種 64b/80b 的選項，在保持與 8b/10b 方案相同時鐘比率的同時，允許使用諸如前向糾錯等新功能。

JESD204B 中使用的 8b/10b 編碼與這兩種 64 位編碼技術(shù)均不兼容。

3、物理層（Phy Layer）

JESD204C 在保持先前版本中設(shè)定的 312.5 Mbps 下限的同時，將通道速率的上限提高到了 32 Gbps。

JESD204B 的最大吞吐量為 12.5 Gbps。對于超過 16 Gbps 的通道速率，不建議使用 8b/10b 編碼，盡管在技術(shù)上并未禁止；對于低于 6 Gbps 的通道速率，也不建議使用任何一種 64 位編碼方案。

JESD204C 引入了兩個類別來規(guī)定物理接口的特性。

下表列出了與每個類別相關(guān)的通道速率。

下表列出了 C 類中的信道類型以及相關(guān)的預加重和均衡特性。

JESD204C 引入的另一個概念是 JESD204 通道工作裕量（JCOM），它用于驗證是否符合 C 類物理層標準。

這種工作裕量計算對使用本版本及早期版本標準中詳細說明的 B 類物理層實現(xiàn)的眼圖模板起到了補充作用。

4、時鐘與同步

JESD204C 仍將沿用 JESD204B 中的器件時鐘和系統(tǒng)參考信號（SYSREF）規(guī)范。

然而，為了提供一種用于確定性延遲和多芯片同步的機制，當采用兩種 64 位編碼方案中的任意一種時，本地擴展多塊計數(shù)器（LEMC）將使用系統(tǒng)參考信號（SYSREF）而非本地多幀計數(shù)器（LMFC）來進行對齊。

JESD204B 中采用的同步過程與 64 位編碼技術(shù)的同步過程完全不同。

由于同步信號（SYNC）已被去除，現(xiàn)在同步啟動和錯誤報告將由應(yīng)用層軟件來處理。

因此，既不存在初始通道對齊序列（ILAS），也不存在碼組同步（CGS）。

與同步相關(guān)的用于描述同步過程的新術(shù)語有擴展多塊對齊、擴展多塊同步和同步頭同步。

所有這些同步階段都是通過使用 32 位同步字來完成的。

5、確定性延遲與多芯片同步

如前所述，JESD204B 中的確定性延遲和多芯片同步技術(shù)在很大程度上得以保留。

當使用 64 位編碼技術(shù)中的一種時，沒有 2 類子類的選項。相反，系統(tǒng)參考信號（SYSREF）被用于對齊 JESD204 子系統(tǒng)中所有器件的本地擴展多塊計數(shù)器（LEMC），并且僅支持 1 類子類操作。

6、前向糾錯

為了實現(xiàn)以更快的通道速率提供更可靠鏈路的目標，JESD204C 現(xiàn)在提供了前向糾錯（FEC）選項。

這種基于法爾碼（Fire 碼）的方法可能對儀器儀表應(yīng)用特別有幫助。只有在使用 64 位編碼方案中的一種時，才可以使用這個可選功能。

循環(huán)碼，即法爾碼，用于糾正單突發(fā)錯誤。循環(huán)碼的優(yōu)點在于其碼字可以在有限域中表示為多項式，而不是向量。

為了實現(xiàn)更快的解碼，法爾碼采用了一種可以分成兩部分的伴隨式。

7、在現(xiàn)場可編程門陣列（FPGA）上實現(xiàn) JESD204C 接口

JESD204C 標準控制著 FPGA 與模數(shù)轉(zhuǎn)換器（ADC）、數(shù)模轉(zhuǎn)換器（DAC）或多通道前端擴展器（MxFE）之間接口上的數(shù)據(jù)流。

JESD204C 協(xié)議支持高達 32.75 Gbps 的通道速率，而 JESD204B 協(xié)議僅支持高達 16 Gbps 的通道速率。

JESD204C 使用的 64 位 / 66 位編碼系統(tǒng)顯著提高了編碼效率，并且僅依賴前饋同步，無需握手過程來建立初始連接同步。

數(shù)據(jù)路徑如下圖所示，大致可分為四層，每層在設(shè)計中都執(zhí)行特定的功能。

三、JESD204C 接口中需留意的一些關(guān)鍵點

1、物理層調(diào)試

在現(xiàn)場可編程門陣列（FPGA）與高速數(shù)據(jù)轉(zhuǎn)換器之間的物理接口處，高速信號的快速上升沿和下降沿會在電路板上的并行通道中傳輸。

對于排查 JESD204C 鏈路的故障，建議關(guān)注兩個物理層調(diào)試點。

2、串并 / 并串轉(zhuǎn)換時鐘

為 FPGA 和高速數(shù)據(jù)轉(zhuǎn)換器上的串行發(fā)送器和接收器路徑提供動力的高速時鐘是由鎖相環(huán)（PLL）合成器生成的。

在時鐘數(shù)據(jù)恢復（CDR）電路中，鎖相環(huán)是一個關(guān)鍵模塊，通常由一個與線路速率具有預定關(guān)系的參考時鐘驅(qū)動。

FPGA 的 IP 模塊和 ADI 的數(shù)據(jù)轉(zhuǎn)換器都可以檢查鎖相環(huán)是否鎖定。如果這個參考時鐘沒有設(shè)置為正確的速率，鎖相環(huán)就會解鎖。

3、數(shù)據(jù)鏈路層調(diào)試

JESD204C 鏈路建立過程需要一個同步序列，如果沒有正確執(zhí)行，鏈路建立過程就會失敗。

對于 JESD204B 的用例或設(shè)計，必須監(jiān)控碼組同步（CGS）、初始通道同步（ILAS）和物理同步信號，以確保鏈路得以建立。

對于 JESD204C 而言，則是擴展多塊（EMB）鎖定和樣本頭（SH）鎖定。對于數(shù)據(jù)鏈路層，建議關(guān)注兩個調(diào)試點。

4、JESD204C 模式不匹配

FPGA 和數(shù)據(jù)轉(zhuǎn)換器必須配置為相同的模式，因為所選模式（L、M、F、S、K 等參數(shù)）決定了鏈路層對通過接口傳輸?shù)臄?shù)據(jù)進行編碼和解碼的方式。

如果數(shù)據(jù)中存在并非源自物理鏈路的差異，請確保 JESD204C 參數(shù)已正確配置。

5、JESD204C 通道映射不匹配

在數(shù)據(jù)轉(zhuǎn)換器和 FPGA 之間對快速的物理并行通道進行布線可能具有一定難度。使用交叉開關(guān)可以放寬布線限制，該交叉開關(guān)允許將物理通道路由到接收器上的邏輯通道，并將邏輯通道路由到發(fā)送器上的物理通道。

如果使用了通道映射交叉開關(guān)，通道映射不匹配可能會導致鏈路無法建立；驗證映射情況可能是一個有用的診斷步驟。

6、傳輸層調(diào)試

傳輸層負責將通道數(shù)據(jù)轉(zhuǎn)換為樣本數(shù)據(jù)。當傳輸層輸出的數(shù)據(jù)不一致時，有一種建議的調(diào)試方法。

7、錯誤監(jiān)測

除了建立鏈路之外，F(xiàn)PGA 的 IP 模塊和高速數(shù)據(jù)轉(zhuǎn)換器在數(shù)據(jù)傳輸或接收過程中，還可以指示鏈路上的任何故障。

這些信息為系統(tǒng)調(diào)試增加了一個層面，對鏈路監(jiān)測很有幫助。

四、應(yīng)用領(lǐng)域

幾乎任何使用以Gbits和Mbits高速率運行的數(shù)據(jù)轉(zhuǎn)換器的系統(tǒng)，都能從 JESD204C 接口中獲益。以下是一些應(yīng)用領(lǐng)域：

測試儀器

5G 蜂窩通信設(shè)備

其他蜂窩基站設(shè)備

醫(yī)療設(shè)備

軍事 / 電子戰(zhàn)（EW）領(lǐng)域

衛(wèi)星領(lǐng)域

幾乎所有的直接轉(zhuǎn)換軟件定義無線電（SDR）

五、JESD204C 的優(yōu)勢

通過增加前向糾錯（FEC）功能，先進的儀器儀表以及其他應(yīng)用能夠?qū)崿F(xiàn)無差錯運行。

與 JESD204B 相比，JESD204C 能提供更好的直流平衡、時鐘恢復以及數(shù)據(jù)對齊性能。

其比特開銷為 3.125%，遠低于 JESD204B 的比特開銷（約 25%）。

為某些系統(tǒng)設(shè)計中的串行化設(shè)備提供了接口，從而減少了空間占用、功耗并降低了成本。

它支持 5G 蜂窩通信設(shè)備、測試設(shè)備、醫(yī)療設(shè)備、軍事作戰(zhàn)等各種應(yīng)用對高兆比特和吉比特數(shù)據(jù)速率的接口要求。

具備在串行鏈路上實現(xiàn)確定性延遲的機制。

六、JESD204B 與 JESD204C 的比較

JESD204B 標準得到了廣泛應(yīng)用，它確實具有革命性意義。該標準提供了確定性延遲、8B/10B 編碼、多通道能力以及 12.5 Gbps 的數(shù)據(jù)速率。

JESD204C 標準除了具有確定性延遲、64B/66B 編碼和 32.5 Gb/s 的數(shù)據(jù)吞吐量等一些新特性之外，還具備其前身（JESD204B）的所有特性。

64B/66B 編碼是該標準的主要新增內(nèi)容。此外，它還支持 64B/80B 編碼選項。

在之前的 JESD204B 版本標準中采用的 8B/10B 編碼方案，需要先將需要傳輸?shù)拿?8 位數(shù)據(jù)轉(zhuǎn)換成一個獨特的 10 位值。

采用這種編碼方式有兩個合理的理由：

編碼后的字符中包含了更多的比特位和比特跳變，這有助于時鐘恢復和數(shù)據(jù)流對齊。該編碼方式可確保線路上的平均直流電平保持恒定。由于隨機的比特數(shù)量導致傳輸路徑上的直流平均值出現(xiàn)變化或漂移，可能會引發(fā)比特錯誤和其他運行問題。

盡管 8B/10B 編碼有其優(yōu)點，但它也會導致傳輸延遲。因為發(fā)送的是 10 位而不是 8 位，所以花費的時間更長。

即使凈數(shù)據(jù)速率（R = 1/t）仍然取決于比特時間（t），但它比數(shù)據(jù)速率（R）小 20%。

JESD204C 使用 64B/66B 編碼標準。除了改善了直流平衡、時鐘恢復和數(shù)據(jù)對齊之外，它的比特開銷僅為 3.125%，這比 8B/10B 編碼方式的開銷要小得多。

在信號處理過程中，編碼之前有一個擾碼器。擾碼器是一種數(shù)字電路，它將串行數(shù)據(jù)轉(zhuǎn)換為高度隨機化的形式。

它采用了一種基于多項式（在這種情況下是 1 + x1? + x1?）的算法過程，這與循環(huán)冗余校驗（CRC）類似。經(jīng)過擾碼后，會生成一個頻譜顯著降低電磁干擾（EMI）產(chǎn)生的串行數(shù)字信號。

七、JESD204B VS?JESD204C參數(shù)對比總結(jié)

Tips：一些關(guān)于JESD接口常見的問題及回答

1、JESD204C 是什么協(xié)議？

回答：

JESD204C 是一種高速的模數(shù)轉(zhuǎn)換器（ADC）/ 數(shù)模轉(zhuǎn)換器（DAC）接口協(xié)議，用于數(shù)據(jù)轉(zhuǎn)換器與其他設(shè)備（如現(xiàn)場可編程門陣列（FPGA）和專用集成電路（ASIC））之間的通信。

JESD204C 的設(shè)計目標是減少這些接口中的數(shù)據(jù)通道數(shù)量、簡化印刷電路板（PCB）布局，并提高功率效率。

2、JESD204C 是否向后兼容？

回答：

JESD204C 在 0 類子類操作方面存在一些限制，不過，它與 A 標準和 B 標準都向后兼容。

熟悉 JESD204B 版本的設(shè)計人員會注意到，基于編碼方案以及通過使用不同的標準升級來提高吞吐量的建議，存在一定的兼容性。

3、JESD204C 和 JESD204B 之間有什么區(qū)別？

回答：

JESD204C 在 0 類子類操作方面存在一些限制，不過，它與 A 標準和 B 標準都向后兼容。

熟悉 JESD204B 版本的設(shè)計人員會注意到，基于編碼方案以及通過使用不同的標準升級來提高吞吐量的建議，存在一定的兼容性。

4、JESD204C 的速度是多少？

回答：

JESD204C 在保持先前版本中設(shè)定的 312.5 Mbps 下限的同時，將通道速率的最高限制提高到了 32 Gbps。而 JESD204B 的最大吞吐量為 12.5 Gbps。

5、JESD204C 的通道速率是多少？

回答：

選擇 JESD204C 的子類模式。為每個通道確定通道速率。最大速率為 28.9 Gbps。