神經(jīng)網(wǎng)絡

• 1課時 卷積運算的循環(huán)順序修改與乘加器陣列映射——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（十五）
  蔡宇杰

  2019/11/28
  ￥49

  820
• 1課時 定點數(shù)運算與權重在內(nèi)存中的排布方式——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（十四）
  蔡宇杰

  2019/11/28
  ￥49

  867
• 1課時 通用池化運算單元架構設計與工程實現(xiàn)——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（十三）
  蔡宇杰

  2019/11/28
  ￥49

  795
• 1課時 特征的內(nèi)存映射方式、通用池化運算單元的功能需求與架構設計
  蔡宇杰

  2019/11/28
  免費

  822
• 1課時 加速器中的訪存模塊與內(nèi)部總線的原理（下）——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（十一）
  蔡宇杰

  2019/11/28
  ￥49

  881
• 1課時 加速器中的訪存模塊與內(nèi)部總線原理（上）——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（十）
  蔡宇杰

  2019/11/28
  免費

  827
• 1課時 DMA的工作原理與基于AXI-HP總線的DMA模塊設計——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（九）
  蔡宇杰

  2019/11/28
  ￥49

  907
• 1課時 AXI4-HP總線（二）——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（八）
  蔡宇杰

  2019/11/28
  ￥49

  824
• 1課時 RS485協(xié)議與基于FIFO收發(fā)的數(shù)據(jù)通路設計——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（七）
  蔡宇杰

  2019/11/28
  ￥49

  830
• 1課時 AXI-lite協(xié)議細講、寄存器訪問的通路設計與GPIO——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（六）
  蔡宇杰

  2019/11/28
  ￥49

  841
• 1課時 上板實驗、AXI-lite從設備與波形抓取、搭建仿真環(huán)境——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（五）
  蔡宇杰

  2019/11/28
  ￥49

  865
• 1課時 AXI4-lite協(xié)議解讀，IP封裝與總線掛載——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（四）
  蔡宇杰

  2019/11/28
  ￥49

  872
• 1課時 由SRAM到DRAM——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（三）
  蔡宇杰

  2019/11/28
  ￥49

  843
• 1課時 雙端口RAM時序、利用雙端口RAM的模塊設計——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（二）
  蔡宇杰

  2019/11/28
  ￥49

  829
• 1課時 Verilog與數(shù)字邏輯、FPGA內(nèi)部結構、初識BRAM——神經(jīng)網(wǎng)絡加速器與SOC芯片設計（一）
  蔡宇杰

  2018/12/26
  ￥49

  581
• 19課時 深度學習神經(jīng)網(wǎng)絡加速器與SOC芯片設計
  蔡宇杰

  2018/12/26
  ￥399

  73

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