Xilinx 7系列FPGA架構(gòu)之時鐘資源(四)
本文我們介紹區(qū)域時鐘資源。區(qū)域時鐘網(wǎng)絡(luò)是獨立于全局時鐘的時鐘網(wǎng)絡(luò)。不像全局時鐘,一個區(qū)域時鐘信號(BUFR)的跨度被限制在一個時鐘區(qū)域,一個I/O時鐘信號驅(qū)動一個單一的Bank。這些網(wǎng)絡(luò)對于源同步接口設(shè)計特別有用。7系列器件中的I/O Bank與時鐘區(qū)域的大小相同。為了理解區(qū)域時鐘是如何工作的,理解區(qū)域時鐘信號的信號路徑是很重要的。