芯耀
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你知道嗎？你手上的芯片，被扎過針，被電擊，可能還被高低溫烘烤冷凍；
每一顆交付到您手上，經(jīng)過了嚴(yán)格的測(cè)試篩選，尤其車規(guī)芯片，整體的測(cè)試覆蓋項(xiàng)和卡控指標(biāo)更加嚴(yán)格
今天，和大家介紹下最常見，最核心的CP測(cè)試和FT測(cè)試
本文目錄：
- 為什么要測(cè)試，為什么分開測(cè)試？
- CP測(cè)試和FT測(cè)試的具體不同
- 主要測(cè)試項(xiàng)
- CP和FT測(cè)試，對(duì)芯片設(shè)計(jì)有什么要求
為什么要測(cè)試，為什么要分開測(cè)試
為什么要測(cè)試？
芯片設(shè)計(jì)好，晶圓廠進(jìn)行生產(chǎn)的過程，是化學(xué)反應(yīng)和物理操作的過程（晶圓工藝），不同晶圓廠的工藝成熟度，性能不一樣，可能導(dǎo)致芯片的功能，性能差別，不一定能夠滿足客戶需求（比如功耗需求，電氣特性需求等），因此要設(shè)計(jì)測(cè)試方案，把不符合要求的剔除出來；
為什么分開測(cè)試？
芯片測(cè)試一般會(huì)分2大步驟，一個(gè)叫CP(Chip Probing)，一個(gè)叫FT(Final Test)
CP是針對(duì)晶圓的測(cè)試，F(xiàn)T是針對(duì)封裝好的芯片的測(cè)試，流程如下
分兩個(gè)步驟，主要是如何最高的性價(jià)比，把合格芯片挑選出來；
FT因?yàn)槭轻槍?duì)封裝好芯片的測(cè)試，因此芯片的引線，基板，封裝材料這些已完成，成本都在，如果晶圓DIE是壞的，那就浪費(fèi)了
CP測(cè)試的目的，就是在封裝前就把壞的芯片DIE篩選出來；
如下是晶圓的不同區(qū)域?qū)?yīng)的Yield Rate（良率），可以看到越靠晶圓旁邊的位置，良率越低
轉(zhuǎn)自 知乎溫戈
圖片轉(zhuǎn)自 網(wǎng)絡(luò)不知名
CP測(cè)試和FT測(cè)試的不同
逆因?yàn)橐粋€(gè)測(cè)試對(duì)象載體在晶圓（一個(gè)晶圓一般有上千顆芯片），一個(gè)測(cè)試對(duì)象是封裝好的芯片，因此其測(cè)試最大的不同是測(cè)試用的設(shè)備
如下是CP測(cè)試示意圖，測(cè)試用探針卡，從ATE測(cè)試設(shè)備上顯微鏡看到的具體操作圖片，以及正在操作的ATE設(shè)備
ATE設(shè)備基于編寫好的程序（測(cè)試用例），對(duì)晶圓上的每一顆芯片進(jìn)行測(cè)試，這里探針的移動(dòng)距離在0.Xum級(jí)別一般
而FT部分，大家可能會(huì)更加好理解，因?yàn)槠綍r(shí)大家做測(cè)試板的類似，主要區(qū)別可能就是FT測(cè)試用Socket座子(因?yàn)闇y(cè)試完成要取出來)
為了提高效率，一個(gè)測(cè)試板上可以放很多這樣的Socket座子；
因?yàn)镃P和FT在不同階段，其測(cè)試對(duì)象，測(cè)試工具的差異帶來的限制，測(cè)試側(cè)重點(diǎn)會(huì)不一樣
CP測(cè)試階段會(huì)盡可能覆蓋對(duì)良率影響大的用例，比如短路，邏輯功能，內(nèi)部存儲(chǔ)；
CP因?yàn)椴捎昧颂结?，?duì)于高速信號(hào)，小信號(hào)，大電流方面的測(cè)試，一般不合適，會(huì)放到FT去測(cè)試；
主要測(cè)試項(xiàng)
本章節(jié)主要參考資料：知乎溫戈
DC性能測(cè)試
- Continuity Test
- Continuity Test
- Leakage Test (IIL/IIH)
- Power Supply
- Current Test (IDDQ)
- Other Current/Voltage Test (IOZL/IOZH, IOS, VOL/IOL, VOH/IOH)
- LDO，DCDC 電源測(cè)試
以Continuity測(cè)試舉例，主要是檢查芯片的引腳以及和機(jī)臺(tái)的連接是否完好
測(cè)試中，DUT（Device Under Test）的引腳都掛有上下兩個(gè)保護(hù)二極管，根據(jù)二極管單向?qū)ㄒ约敖刂岭妷旱奶匦?，?duì)其拉/灌電流，然后測(cè)試電壓，看起是否在設(shè)定的limit范圍內(nèi)
轉(zhuǎn)自 知乎溫戈
整個(gè)過程是由ATE里的instruments PE(Pin Electronics)完成
AC參數(shù)測(cè)試
主要是AC Timing Tests，包含Setup Time, Hold Time, Propagation Delay等時(shí)序的檢查
特別外設(shè)功能測(cè)試(ADC/DAC)
主要是數(shù)模/模數(shù)混合測(cè)試，檢查ADC/DAC性能是否符合預(yù)期，主要包括靜態(tài)測(cè)試和動(dòng)態(tài)測(cè)試：
Static Test – Histogram method (INL, DNL)
Dynamic Test – SNR, THD, SINAD
數(shù)字功能測(cè)試
這部分的測(cè)試主要是跑測(cè)試向量（Pattern），Pattern則是設(shè)計(jì)公司的DFT工程師用ATPG（auto test pattern generation）工具生成的
Pattern測(cè)試基本就是加激勵(lì)，然后捕捉輸出，再和期望值進(jìn)行比較。
與Functional Test相對(duì)應(yīng)的的是Structure Test，包括Scan，Boundary Scan等
SCAN是檢測(cè)芯片邏輯功能是否正確
Boundary SCAN則是檢測(cè)芯片管腳功能是否正確
BIST(Build In Self Test)，檢查內(nèi)部存儲(chǔ)的讀寫功能是否正確
對(duì)芯片設(shè)計(jì)的要求
在設(shè)計(jì)階段，就需要考慮如何支撐芯片的測(cè)試要求，這在芯片設(shè)計(jì)里面有一個(gè)專門的崗位，DFT工程師 (Design For Test)
DFT邏輯通常包含SCAN、Boundary SCAN、各類BIST、各類Function Test Mode以及一些Debug Mode
測(cè)試人員需要在芯片設(shè)計(jì)之初就準(zhǔn)備好TestPlan，根據(jù)各自芯片的規(guī)格參數(shù)規(guī)劃好測(cè)試內(nèi)容和測(cè)試方法，并和DFT工程師及其他設(shè)計(jì)人員討論；
