基于FPGA的擴(kuò)頻系統(tǒng)設(shè)計(jì)（中）

今天給大俠帶來(lái)基于FPGA的擴(kuò)頻系統(tǒng)設(shè)計(jì)，由于篇幅較長(zhǎng)，分三篇。今天帶來(lái)第一篇，中篇。話不多說(shuō)，上貨。

在無(wú)線通信系統(tǒng)中，普遍使用擴(kuò)頻通信技術(shù)，因此擴(kuò)頻技術(shù)對(duì)通信系統(tǒng)具有重要的現(xiàn)實(shí)意義。直接序列擴(kuò)頻技術(shù)是應(yīng)用最廣的一種擴(kuò)頻技術(shù)，F(xiàn)PGA具備高速度的并行性特點(diǎn)在無(wú)線通信系統(tǒng)中的優(yōu)勢(shì)日益增強(qiáng)，利用FPGA實(shí)現(xiàn)直接序列擴(kuò)頻技術(shù)，可增大傳輸速率，可以使擴(kuò)頻技術(shù)有更好的發(fā)展與應(yīng)用。

本篇利用本原多項(xiàng)式產(chǎn)生偽隨機(jī)序列用作擴(kuò)頻，通過(guò)同步模塊對(duì)擴(kuò)頻后的信號(hào)進(jìn)行捕獲，通過(guò)直接序列解擴(kuò)模塊進(jìn)行解擴(kuò)。本篇給出了編解碼、擴(kuò)頻解擴(kuò)、同步的整體方案，使用Quartus實(shí)現(xiàn)功能，并結(jié)合Matlab和ModelSim對(duì)模塊進(jìn)行調(diào)試和測(cè)試，實(shí)現(xiàn)擴(kuò)頻通信模塊的搭建仿真，驗(yàn)證其設(shè)計(jì)的正確性。首先概述了方案設(shè)計(jì)與論證、整體方案的設(shè)計(jì)、各個(gè)模塊的設(shè)計(jì)、個(gè)別模塊的調(diào)試與各個(gè)模塊的仿真驗(yàn)證。本篇主要實(shí)現(xiàn)的模塊有：漢明編碼模塊、直接序列擴(kuò)頻模塊、量化器模塊、同步模塊、直接序列解擴(kuò)模塊和漢明譯碼模塊。各位大俠可依據(jù)自己的需要進(jìn)行閱讀，參考學(xué)習(xí)。

第二篇內(nèi)容摘要：本篇會(huì)介紹軟件開(kāi)發(fā)平臺(tái)及軟件模塊設(shè)計(jì)，包括FPGA芯片、設(shè)計(jì)和仿真驗(yàn)證平臺(tái)、漢明碼編碼設(shè)計(jì)模塊、直接序列擴(kuò)頻模塊原理、量化器模塊設(shè)計(jì)、同步模塊設(shè)計(jì)、直接序列解擴(kuò)模塊設(shè)計(jì)、漢明碼譯碼模塊設(shè)計(jì)等相關(guān)內(nèi)容。

三、軟件開(kāi)發(fā)平臺(tái)及軟件模塊設(shè)計(jì)

3.1 FPGA芯片

FPGA(Field-Programmable Gate Array)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，通過(guò)提高密度、降低功耗和成本等手段，F(xiàn)PGA已經(jīng)披靡傳統(tǒng)ASIC領(lǐng)域，在眾多新興應(yīng)用領(lǐng)域加速滲透。如今FPGA在通信、圖像處理和控制方面也有發(fā)展，在未來(lái)具有很好的發(fā)展前景。

本論文設(shè)計(jì)采用的FPGA芯片是altera公司的CycloneⅡ系列EP2C70F896C6芯片，該芯片具有4個(gè)鎖相環(huán)，150個(gè)內(nèi)嵌乘法器、622個(gè)I/O引腳、48416個(gè)寄存器和68416個(gè)邏輯單元，其中擁有專(zhuān)用的乘法器，可以大幅度有效地提高系統(tǒng)的整體性能，同時(shí)也可以提高系統(tǒng)的整體穩(wěn)定性。

3.2 設(shè)計(jì)和仿真驗(yàn)證平臺(tái)

3.2.1 Quartus設(shè)計(jì)軟件平臺(tái)

Quartus II 11.0 是 Altera 公司的綜合性PLD/FPGA開(kāi)發(fā)軟件，支持原理圖、VHDL、Verilog等多種設(shè)計(jì)形式，自帶有綜合器和仿真器，支持IP核，包含宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)流程，加快了設(shè)計(jì)速度。該平臺(tái)支持一個(gè)工作環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)，可以在XP、Linux和Unix上使用。

3.2.2 ModelSim仿真驗(yàn)證軟件平臺(tái)

ModelSim 5.5是Mentor公司的HDL語(yǔ)言仿真軟件，是業(yè)界唯一的單內(nèi)核支持VHD和Verilog混合編程仿真器。編譯仿真速度快，編譯代碼與平臺(tái)無(wú)關(guān)，有利于IP核的保護(hù)，ModelSim 5.5具有以下特點(diǎn)：RTL和門(mén)級(jí)優(yōu)化、本地編譯結(jié)構(gòu)、編譯仿真速度快和跨平臺(tái)跨版本仿真；集成了性能分析、波形比較和代碼覆蓋等。選用ModelSim 5.5作為本設(shè)計(jì)的各個(gè)模塊的功能及仿真波形驗(yàn)證軟件。

3.2.3 Matlab仿真驗(yàn)證軟件平臺(tái)

Matlab是MATrix LABoratory的縮寫(xiě)，是一款由美國(guó)The MathWorks公司出品的商業(yè)數(shù)學(xué)軟件。Matlab是一種用于算法開(kāi)發(fā)、數(shù)據(jù)可視化、數(shù)據(jù)分析以及數(shù)值計(jì)算的高級(jí)技術(shù)計(jì)算語(yǔ)言和交互式環(huán)境。利用Matlab r2011b軟件所帶庫(kù)函數(shù)，有利于部分功能仿真。

3.3 漢明碼編碼模塊設(shè)計(jì)

3.3.1 漢明編碼原理

在香農(nóng)的時(shí)代，二戰(zhàn)結(jié)束的那段時(shí)候，貝爾實(shí)驗(yàn)室聚集了很多人才，他們那時(shí)的工作對(duì)我們今天數(shù)字世界的影響非常重要，如圖基（John Tukey）創(chuàng)始了現(xiàn)代統(tǒng)計(jì)學(xué)，漢明（Richard Wesley Hamming）成功的進(jìn)行了糾錯(cuò)碼研究，他們的成果恩澤天下。

本文中的漢明編碼模塊采用漢明（7，4）碼，全部碼長(zhǎng)是7位：C6~C0，其中4位是原始信息位D，3位是奇偶效驗(yàn)位P，通過(guò)如下表3.1方式組成：

表3.1 漢明碼組成表

由表3.1可知，漢明碼具有糾正錯(cuò)碼的能力，在后續(xù)章節(jié)3.5.1節(jié)詳細(xì)介紹。

3.3.2 漢明編碼設(shè)計(jì)

根據(jù)表3.1可知，校驗(yàn)位P為對(duì)應(yīng)的原始信息碼異或得到，其它位直接輸出即可，因此設(shè)計(jì)得到如圖3.1的設(shè)計(jì)模型：

圖3.1 漢明碼編碼設(shè)計(jì)模型

如圖3.2為漢明編碼模塊在總設(shè)計(jì)中的設(shè)計(jì)模型。首先利用控制模塊h_fsm的h_load信號(hào)控制輸入數(shù)據(jù)的更新，當(dāng)完成8bits數(shù)據(jù)編碼后才更新輸入數(shù)據(jù)。由于數(shù)據(jù)是8bits而漢明碼每次編碼對(duì)象數(shù)據(jù)為4bits，因此利用控制模塊h_fsm的hm_sel信號(hào)控制數(shù)據(jù)高4位或低4位進(jìn)行漢明編碼，利用h_fifo模塊（fifo）對(duì)數(shù)據(jù)進(jìn)行緩存，通過(guò)對(duì)fifo空標(biāo)志信號(hào)m_empty高電平有效進(jìn)行判斷，如信號(hào)m_empty有效則置fifo讀操作使能信號(hào)m_rdreq高電平進(jìn)行讀取編碼后的數(shù)據(jù)，其他情況為低電平。設(shè)計(jì)模型對(duì)應(yīng)Verilog代碼詳見(jiàn)附錄A。

圖3.2 漢明編碼模塊總設(shè)計(jì)模型

3.4 直接序列擴(kuò)頻模塊設(shè)計(jì)

3.4.1 直接序列擴(kuò)頻原理

直接序列擴(kuò)頻是用待傳輸?shù)臄?shù)據(jù)信息與偽隨機(jī)序列異或，用來(lái)擴(kuò)展傳輸信號(hào)的帶寬。原理如圖3.3所示。傳輸信號(hào)不經(jīng)過(guò)擴(kuò)頻直接傳輸，受到信道的噪聲干擾，導(dǎo)致信號(hào)失真。若經(jīng)過(guò)擴(kuò)頻后傳輸，可以提高抗噪聲能力。

圖3.3 直接序列擴(kuò)頻原理圖

在3.1香農(nóng)定理公式中，C是信道容量，單位為比特每秒(bps)；B是信道帶寬，單位是Hz，S/N是信噪比。

（3.1）

根據(jù)3.1香農(nóng)定理公式可知，當(dāng)信道容量C不變時(shí)，增加帶寬B，則可以容許信噪比減??；或者說(shuō)，在信道的信噪比很小時(shí)（如無(wú)線通信中噪聲很大情況下）為了保證正常的通信，則需要增大帶寬B。很多情況下，基帶（原始數(shù)據(jù)）信號(hào)的帶寬不足以滿足上式，直接用這樣的基帶信號(hào)經(jīng)過(guò)調(diào)制后進(jìn)行通信，經(jīng)常會(huì)受到噪聲的干擾，甚至無(wú)法進(jìn)行正常通信，因此使用直接序列進(jìn)行擴(kuò)頻。

偽隨機(jī)序列是最長(zhǎng)線性移位寄存器序列的簡(jiǎn)稱(chēng)，它是由多級(jí)移位寄存器或其延遲元件通過(guò)線性反饋產(chǎn)生最長(zhǎng)的碼序列，在移位寄存器里，若移位寄存器級(jí)數(shù)為n，則能產(chǎn)生2n個(gè)狀態(tài)，除去一個(gè)全“0”狀態(tài)，則還剩2n-1個(gè)狀態(tài)。因此n級(jí)移位寄存器能產(chǎn)生的最大長(zhǎng)度的碼序列為2n-1。

本文采用本原多項(xiàng)式產(chǎn)生偽隨機(jī)序列，利用偽隨機(jī)序列與原始信號(hào)異或得到擴(kuò)頻后的信號(hào)。本原多項(xiàng)式an-i、…a1、a0為一組N位移位寄存器，在每個(gè)時(shí)鐘下，該移位寄存器的每一位發(fā)送變化，每一位ai的變化是由其輸入信號(hào)決定，該輸入信號(hào)則是后級(jí)電路與系數(shù)C層次異或的結(jié)果決定的，原理圖如圖3.4所示。

圖3.4 偽隨機(jī)序列原理圖

3.4.2 直接序列擴(kuò)頻模塊設(shè)計(jì)

要產(chǎn)生所需的偽隨機(jī)序列，需要先確定序列級(jí)數(shù)r，確定級(jí)數(shù)相當(dāng)于確定了偽隨機(jī)序列的長(zhǎng)度，本文采用5相多項(xiàng)式：X5+X2+1，對(duì)應(yīng)有31個(gè)偽隨機(jī)數(shù)，原理圖如圖3.5所示：

圖3.5 5相偽隨機(jī)序列原理圖

5相多項(xiàng)式的初始狀態(tài)為a4a3a2a1a0=00001，a4為a0和a3異或得到的，其余的為上一級(jí)得到。每到來(lái)一個(gè)時(shí)鐘上升沿按上圖移位一次，從a0產(chǎn)生輸出（1個(gè)bit寬度的串行輸出，5位變量最多可產(chǎn)生31種組合），不同的初始值對(duì)應(yīng)不同的輸出序列，輸出的序列都為31bits，對(duì)應(yīng)輸出序列如表3.2所示：

表3.2 偽隨機(jī)序列表

根據(jù)表3.2可得出本原多項(xiàng)式具有以下9點(diǎn)特性：

1. 無(wú)論設(shè)置的初始值是什么，序列僅是開(kāi)始位置變化，序列本身并無(wú)變化；

2. 偽隨機(jī)數(shù)PRN是偽隨機(jī)序列從置位開(kāi)始后的頭5個(gè)比特；

3. 每一個(gè)相鄰的偽隨機(jī)序列，其相位差一拍；

3. 每31個(gè)時(shí)鐘周期循環(huán)一次；

4. PRN中沒(méi)有0；

5. 在一個(gè)偽隨機(jī)序列周期內(nèi)，PRN隨機(jī)分布（被洗牌）；

7. 序列名與ms序列頭5比特為鏡像對(duì)稱(chēng)；

8. 前一個(gè)為下一個(gè)的向左循環(huán)移位；

9. 1的個(gè)數(shù)比0的個(gè)數(shù)多1個(gè)。

本設(shè)計(jì)主時(shí)鐘信號(hào)clk為10MHz，設(shè)計(jì)模型如圖3.6所示。首先，編碼后的信號(hào)經(jīng)過(guò)接口m_interface模塊接收到數(shù)據(jù)信號(hào)。其次，將接收到的數(shù)據(jù)信號(hào)通過(guò)并串轉(zhuǎn)換模塊變成單比特?cái)?shù)據(jù)，利用計(jì)數(shù)器counter模塊控制偽隨機(jī)序列與單比特?cái)?shù)據(jù)進(jìn)行異或操作，最后達(dá)到擴(kuò)頻的目的，設(shè)計(jì)模型對(duì)應(yīng)Verilog代碼詳見(jiàn)附錄A。

圖3.6 擴(kuò)頻模塊設(shè)計(jì)圖

3.5 量化器模塊設(shè)計(jì)

在實(shí)際傳輸過(guò)程中，需要用D/A轉(zhuǎn)換芯片將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)進(jìn)行發(fā)送，在傳輸過(guò)程會(huì)引入噪聲，量化器的模塊主要是模擬此過(guò)程，將單比特的信號(hào)變?yōu)?bits有符號(hào)數(shù)，也為后續(xù)引入噪聲做準(zhǔn)備。在模塊設(shè)計(jì)中，利用選擇器即可實(shí)現(xiàn)此操作，設(shè)計(jì)模型如圖3.7所示，對(duì)應(yīng)Verilog代碼詳見(jiàn)附錄A。

圖3.7 量化器模塊設(shè)計(jì)圖

3.6 同步模塊設(shè)計(jì)

3.6.1 同步原理

同步的作用就是在時(shí)間不確定的情況下，捕獲到有用的偽隨機(jī)序列，使本地的偽隨機(jī)序列與數(shù)據(jù)同步，因此在解調(diào)前必須對(duì)數(shù)據(jù)進(jìn)行同步處理。如圖3.8所示，接收端無(wú)法知道序列中起始位置，無(wú)法保證接收序列的開(kāi)始位與發(fā)送序列的開(kāi)始位一致，同時(shí)為避免丟失發(fā)送數(shù)據(jù)和保證正確恢復(fù)數(shù)據(jù)位，所以在發(fā)送數(shù)據(jù)前需加同步頭，能夠起到接收端接收數(shù)據(jù)的同步作用。

圖3.8 接收端信號(hào)接收示意圖

同步頭需要加到發(fā)送端數(shù)據(jù)信號(hào)起始位置，同步頭Frame_Head為14bits，數(shù)據(jù)信號(hào)為8bits位寬。具體如表3.3所示：

表3.3 字邊界和幀邊界定義表

在檢測(cè)到同步頭之前，首先接收端應(yīng)與同步頭擴(kuò)頻后的數(shù)據(jù)進(jìn)行對(duì)齊，由于接收端采到某位同步頭數(shù)據(jù)的不定位置，所以要用31個(gè)不同偽隨機(jī)序列模板對(duì)采集到的31bits數(shù)據(jù)進(jìn)行最小二乘法(3.3.2節(jié)進(jìn)行介紹)計(jì)算。以進(jìn)行判定與哪個(gè)序列模板最吻合，判定的方法是將累加器的初始值設(shè)定為0，利用累加器對(duì)最小二乘法運(yùn)算的結(jié)果進(jìn)行累加，與閾值進(jìn)行比較，經(jīng)過(guò)多次實(shí)驗(yàn)，最終判定閾值為50000。

3.6.2 最小二乘法原理

最小二乘法(least square)由德國(guó)數(shù)學(xué)家高斯發(fā)明，其基本思想就是多維空間的點(diǎn)距問(wèn)題，由此可以解決數(shù)學(xué)中的相關(guān)分析和擬合等問(wèn)題。

1801年，由于谷神星運(yùn)行至太陽(yáng)背后，失去了谷神星的軌跡，奧地利天文學(xué)家海因里希·奧爾伯斯根據(jù)高斯計(jì)算出來(lái)的軌道，重新發(fā)現(xiàn)了谷神星。高斯計(jì)算的軌道，看成是多維空間的一個(gè)點(diǎn)，原觀察軌道亦為另一個(gè)點(diǎn)，將這兩點(diǎn)的距離趨于最小化，即是當(dāng)時(shí)高斯所做的一切，這就是最小二乘法的來(lái)源。

直接序列同步利用最小二乘法來(lái)比對(duì)31bits數(shù)據(jù)與模板之間的相似程度，通過(guò)與閾值進(jìn)行比較，確定是否捕獲到有用信號(hào)，如果為有用信號(hào)，則進(jìn)行相應(yīng)的延時(shí)處理，已達(dá)到能夠與同步頭數(shù)據(jù)對(duì)齊的目的，盡最大可能地正確還原數(shù)據(jù)信息。

3.6.3 同步設(shè)計(jì)

設(shè)計(jì)模型如圖3.9所示，首先，在接收端生成與發(fā)送端相同的偽隨機(jī)數(shù)，其次用計(jì)數(shù)器控制輸入31bits數(shù)據(jù)，輸入數(shù)據(jù)分別與31個(gè)模板進(jìn)行最小二乘法計(jì)算，用來(lái)比對(duì)相似度，通過(guò)得到的計(jì)算值與閾值進(jìn)行比較，該模塊會(huì)判斷出輸入數(shù)據(jù)為對(duì)應(yīng)的偽隨機(jī)數(shù)，從而判斷出對(duì)齊幀頭需要多少個(gè)系統(tǒng)時(shí)鐘周期。最后，位置信息輸出后利用計(jì)數(shù)器進(jìn)行計(jì)數(shù)，相當(dāng)于延時(shí)操作，當(dāng)計(jì)數(shù)值達(dá)到所需延時(shí)時(shí)間后，說(shuō)明已對(duì)齊同步頭中的某一位，設(shè)計(jì)模型對(duì)應(yīng)Verilog代碼詳見(jiàn)附錄A。

圖3.9 同步頭位置判斷模塊

3.7 直接序列解擴(kuò)模塊設(shè)計(jì)

設(shè)計(jì)模塊如圖3.10所示。在同步頭對(duì)齊后，對(duì)于直接序列解擴(kuò)模塊與同步模塊相似，首先，利用本地時(shí)鐘生成與發(fā)送端相同的偽隨機(jī)序列，m_leastsouare模塊是對(duì)數(shù)據(jù)“0”和“1”擴(kuò)頻后的偽隨機(jī)序列模板與對(duì)齊后31bits數(shù)據(jù)進(jìn)行最小二乘法計(jì)算，計(jì)算值進(jìn)行比較大小，計(jì)算值小的對(duì)應(yīng)解擴(kuò)為“0”或“1”，通過(guò)判斷連續(xù)幾個(gè)“1”后并且判斷出“0”，說(shuō)明同步頭結(jié)束，下一位則是發(fā)送端發(fā)送的數(shù)據(jù)信息，將數(shù)據(jù)信息解擴(kuò)后輸出送給串并轉(zhuǎn)換及漢明譯碼模塊。設(shè)計(jì)模型對(duì)應(yīng)Verilog代碼詳見(jiàn)附錄A。

圖3.10 直接序列解擴(kuò)模塊設(shè)計(jì)圖

3.8 漢明譯碼模塊設(shè)計(jì)

3.8.1 漢明譯碼原理

由本文3.1節(jié)說(shuō)明了編碼模塊編碼原理，根據(jù)表3.1漢明碼組成結(jié)構(gòu)，可以知道P0P1P2為校驗(yàn)字節(jié)，C0為D3D1D0P0異或得到，C1為D3D2D0P1異或得到，C2為D3D2D1P2異或得到。如果由附加位C0和C1為“1”，C2為“0”，因此可以推斷D0發(fā)生錯(cuò)誤；如果由附加位C1和C2為“1”，C0為“0”，則可以判斷D2發(fā)生錯(cuò)誤；如果附加位C0、C1和C2均為“1”，則可以判斷D3發(fā)生錯(cuò)誤；如果僅C0為“1”，則可以判斷校驗(yàn)位P0發(fā)生錯(cuò)誤。

以此類(lèi)推，通過(guò)判斷哪個(gè)區(qū)域發(fā)生共同錯(cuò)誤，來(lái)判斷具體哪一位發(fā)生錯(cuò)誤，如圖3.11所示：

圖3.11 漢明糾錯(cuò)碼原理圖

3.8.2 漢明譯碼設(shè)計(jì)

設(shè)計(jì)模型如圖3.12所示。首先，通過(guò)inteface模塊對(duì)數(shù)據(jù)信息進(jìn)行串并轉(zhuǎn)換將串行信號(hào)轉(zhuǎn)換為并行信號(hào)。其次，利用start1_mk模塊對(duì)haming_decoder模塊進(jìn)行使能控制，當(dāng)使能信號(hào)start高電平有效時(shí)，haming_decoder模塊對(duì)數(shù)據(jù)進(jìn)行譯碼和糾錯(cuò)。haming_decoder模塊輸出數(shù)據(jù)位4bits，通過(guò)start_mk模塊的信號(hào)lh進(jìn)行控制輸出信號(hào)為數(shù)據(jù)的高四位還是低四位。counter模塊用來(lái)輔助inteface模塊和haming_decoder模塊，對(duì)數(shù)據(jù)比特位置進(jìn)行判斷。最后輸出信號(hào)為8bits位寬。設(shè)計(jì)模型對(duì)應(yīng)Verilog代碼詳見(jiàn)附錄A。

圖3.12 漢明譯碼模塊設(shè)計(jì)圖

本篇到此結(jié)束，下一篇帶來(lái)基于FPGA的擴(kuò)頻系統(tǒng)設(shè)計(jì)（下），介紹分析調(diào)試，包括漢明碼解碼模塊調(diào)試、直接序列擴(kuò)頻模塊調(diào)試、同步模塊調(diào)試、整體設(shè)計(jì)資源占用率、整體設(shè)計(jì)RTL設(shè)計(jì)圖，還會(huì)介紹系統(tǒng)測(cè)試，包括漢明編碼模塊測(cè)試、直接序列擴(kuò)頻模塊測(cè)試、量化器模塊測(cè)試、同步模塊測(cè)試、直接序列解擴(kuò)模塊測(cè)試、漢明譯碼模塊測(cè)試、系統(tǒng)整體測(cè)試等相關(guān)內(nèi)容。