LFSR線性反饋移位寄存器DE1-SOC開發(fā)板Verilog代碼

名稱：LFSR線性反饋移位寄存器DE1-SOC開發(fā)板（代碼在文末下載）

軟件：Quartus II

語言：Verilog

代碼功能：

多項(xiàng)式：y=x8+x6+x4+1

1、時(shí)鐘50M分頻到0.5Hz；

2、數(shù)碼管HEX5,HEX4顯示SW7~SW0對(duì)應(yīng)的16進(jìn)制;

3、HEX1,HEX0顯顯示1~8 DFF對(duì)應(yīng)的16進(jìn)制；

4、HEX3、HEX2顯示自復(fù)位后clk計(jì)數(shù),不計(jì)溢出；

5、模塊化設(shè)計(jì),完成功能,給出簡單 testbench.能文本軸出6個(gè)數(shù)管上應(yīng)顯示的內(nèi)容。

演示視頻：

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

部分代碼展示:

//LFSR
module?lfsr_top(
input?clk_in,//50MHz
input?rst_n,//復(fù)位
input?[7:0]?in_data,//輸入--SW7~0
output?[6:0]?HEX5,//7?segment?display?output
output?[6:0]?HEX4,//7?segment?display?output
output?[6:0]?HEX3,//7?segment?display?output
output?[6:0]?HEX2,//7?segment?display?output
output?[6:0]?HEX1,//7?segment?display?output
output?[6:0]?HEX0//7?segment?display?output
);
wire?clk;
wire?[7:0]?out_data;//輸出
wire[7:0]?count;?//計(jì)數(shù)輸出
//分頻模塊
div?i_div(
.?clk_in(clk_in),//50MHz
.?clk???(clk)//0.5HZ
);
lfsr?i_lfsr(
.?clk(clk),//0.5Hz
.?rst_n(rst_n),//復(fù)位
.?in_data(in_data),//輸入--SW7~0
.?out_data(out_data),//輸出
.?count(count)?//計(jì)數(shù)輸出
);
//顯示模塊
display_top?i_display_top(
.in_data?(in_data?),
.out_data(out_data),
.count???(count???),
.HEX5????(HEX5????),
.HEX4????(HEX4????),
.HEX3????(HEX3????),
.HEX2????(HEX2????),
.HEX1????(HEX1????),
.HEX0????(HEX0????)
);
endmodule

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 管腳分配

6. Testbench

7. 仿真圖

整體仿真圖

分頻模塊

LSFR模塊

顯示模塊

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=251