2025年，Multi-Die技術(shù)將被50%新型 HPC芯片所采用

過去幾十年來，單片芯片一直是推動(dòng)技術(shù)進(jìn)步的主力。但就像工業(yè)革命期間，役畜被更高效強(qiáng)大的機(jī)器所取代一樣，半導(dǎo)體行業(yè)如今也處于類似變革的階段。

Multi-Die和基于小芯片的設(shè)計(jì)，即將多個(gè)專用芯片集成在單個(gè)封裝中或?qū)?a class="article-link" target="_blank" href="/tag/%E9%9B%86%E6%88%90%E7%94%B5%E8%B7%AF/">集成電路垂直堆疊，有望帶來比單片芯片更高的性能和靈活性，能夠滿足高性能計(jì)算（HPC）以及AI驅(qū)動(dòng)的工作負(fù)載對處理能力永無止境的需求。但是，要開發(fā)這些先進(jìn)的芯片設(shè)計(jì)，需要極其雄厚的資金和前沿的研發(fā)能力。

但如今情況不同了。

Multi-Die技術(shù)、工具、流程和IP都在迅速成熟。工程專業(yè)知識(shí)也在不斷發(fā)展。同時(shí)，晶圓代工廠的產(chǎn)能持續(xù)擴(kuò)張。基于這些考慮，我們預(yù)測，到2025年，50%的新型高性能計(jì)算芯片設(shè)計(jì)將采用Multi-Die技術(shù)。

晶圓代工廠積極布局，準(zhǔn)備迎接Multi-Die設(shè)計(jì)浪潮

要將Multi-Die設(shè)計(jì)推向市場，僅靠研發(fā)是不夠的。它還需要高帶寬、低延遲的互連、具備充足產(chǎn)能的先進(jìn)制造工藝，以及精密的設(shè)計(jì)工具和IP。

通用芯粒互連技術(shù)（UCIe）等開放行業(yè)標(biāo)準(zhǔn)不斷成熟，有助于簡化和加強(qiáng)異構(gòu)小芯片之間的連接，同時(shí)降低風(fēng)險(xiǎn)并縮短設(shè)計(jì)周期。UCIe在高性能計(jì)算、人工智能、數(shù)據(jù)中心以及邊緣應(yīng)用領(lǐng)域的運(yùn)用日益廣泛，正推動(dòng)市場對Multi-Die設(shè)計(jì)產(chǎn)生巨大需求。

除了先進(jìn)互連技術(shù)的成熟與普及，晶圓代工廠也在為即將到來的Multi-Die設(shè)計(jì)浪潮做準(zhǔn)備。這包括采用能實(shí)現(xiàn)更密集凸點(diǎn)和更高性能的新型制造工藝。額外的封裝、中介層和集成選項(xiàng)帶來了成本和架構(gòu)上的靈活性。而擴(kuò)大的產(chǎn)能意味著更多的設(shè)計(jì)和原型能夠推向市場。

先進(jìn)的Multi-Die設(shè)計(jì)工具和IP

開發(fā)這些尖端芯片離不開最先進(jìn)的設(shè)計(jì)解決方案，而新思科技始終處于Multi-Die創(chuàng)新的前沿。我們?nèi)媲铱蓴U(kuò)展的Multi-Die解決方案包括設(shè)計(jì)自動(dòng)化工具和IP，能夠助力實(shí)現(xiàn)：

早期架構(gòu)探索

快速軟件開發(fā)和系統(tǒng)驗(yàn)證

高效的裸片/封裝協(xié)同設(shè)計(jì)

魯棒的裸片間和芯片間連接

增強(qiáng)的制造能力和可靠性

我們還提供超高性能、超低延遲、超低功耗和超小面積的Die-to-Die IP解決方案，其中包括UCIe和專用控制器、物理層器件（PHY）以及驗(yàn)證IP?；赨CIe的IP符合最新的UCIe規(guī)范，而專用的Die-to-Die IP可提供40Gbps的性能、優(yōu)化芯片邊緣利用率和能效，同時(shí)具備低延遲，并支持標(biāo)準(zhǔn)和先進(jìn)的封裝技術(shù)。

我們的Multi-Die解決方案已助力多個(gè)基于不同代工工藝的項(xiàng)目成功實(shí)現(xiàn)芯片量產(chǎn)?？蛻舨捎寐屎途A代工廠產(chǎn)能都在持續(xù)提升，同時(shí)高帶寬低延遲的互連標(biāo)準(zhǔn)也在不斷成熟。

基于以上原因，我們認(rèn)為，到2025年，至少有一半的新型高性能計(jì)算芯片設(shè)計(jì)將采用Multi-Die技術(shù)。