YXC低抖動HCSL差分晶振助力PCIE 5.0

一、PCIe協(xié)議與參考時鐘要求

1、PCIe是什么？

PCI Express（Peripheral Component Interconnect Express）是一種高性能、高帶寬的串行總線標準，用于連接計算機內(nèi)部的各種硬件設(shè)備，如顯卡、存儲設(shè)備(SSD)、網(wǎng)卡等。它取代了傳統(tǒng)的 PCI 和 AGP 總線，并以其高速度、低延遲和強擴展性成為現(xiàn)代計算機系統(tǒng)的核心互聯(lián)技術(shù)。

PCIe 支持多種速率版本，包括 PCIe 1.0、PCIe 2.0、PCIe 3.0、PCIe 4.0、PCIe 5.0和PCIe 6.0，每個版本都在前一代的基礎(chǔ)上實現(xiàn)了帶寬的翻倍。

PCIe 6.0已于2022年發(fā)布，其單通道速率提升至64 GT/s，并引入PAM4調(diào)制技術(shù)，帶寬再次翻倍。同時，PCIe 6.0還增加了FEC（前向糾錯）功能，以應(yīng)對高速傳輸中的信號衰減問題。

圖1：PCIE 6.0協(xié)議標準

2、PCIe參考時鐘的關(guān)鍵作用

在PCIe系統(tǒng)中，參考時鐘（Reference Clock）是確保數(shù)據(jù)傳輸準確性和穩(wěn)定性的核心組件。其主要作用包括：

· 同步數(shù)據(jù)傳輸：為SerDes(串行器/解串器)提供精準時鐘信號，確保發(fā)送端與接收端同步。

· 降低誤碼率：高精度時鐘減少信號抖動，降低數(shù)據(jù)傳輸誤碼率(BER)。

· 支持多設(shè)備協(xié)同：在CXL、NVMe-oF等復(fù)雜架構(gòu)中，參考時鐘需實現(xiàn)多設(shè)備間的相位對齊。

PCIE協(xié)議下的參考時鐘基本為100MHz HCSL輸出，要求確保數(shù)據(jù)傳輸?shù)恼_性和穩(wěn)定性，解決時鐘抖動、偏移和噪聲問題。

隨著PCIe版本的升級，參考時鐘的性能要求也大幅提高，下表展示了不同PCIe協(xié)議版本對于參考時鐘RMS抖動的要求：

表1：不同PCIe協(xié)議版本對于參考時鐘RMS抖動的要求

二、YXC HCSL輸出差分晶振：滿足PCIe 5.0時鐘需求的理想選擇

為應(yīng)對PCIe 5.0對參考時鐘的嚴苛要求，推薦使用揚興科技YXC差分振蕩器YSO230LR系列和YSO231LJ系列。這兩款產(chǎn)品憑借卓越的性能和可靠性，成為PCIe 5.0參考時鐘的理想選擇。

YXC產(chǎn)品優(yōu)勢：

· 超低抖動：相位抖動可達0.05ps(typ.) RMS，滿足PCIe 5.0的嚴苛要求，確保信號完整性；

· 高穩(wěn)定度：總頻差最優(yōu)可達±25ppm @ -40~﹢85℃；

· 差分輸出：支持HSCL、LVDS、LVPECL等多種差分輸出；

· 小型化：提供2.5*2.0mm緊湊設(shè)計，適配高密度主板布局；

· 寬溫范圍：提供-40℃~﹢105℃、-40℃~﹢125℃等寬廣的工作溫度選項。