又一個(gè)十年|摩爾定律失速，誰(shuí)來(lái)接棒？

戈登·摩爾（Gordon Moore）的經(jīng)驗(yàn)之談：集成電路（IC）上可容納的晶體管數(shù)目大約每24個(gè)月便增加一倍，而處理器性能每隔兩年翻一倍，這就是摩爾定律。但是，看看今天的技術(shù)，晶體管的擴(kuò)展可能行將結(jié)束，IC的性能還能不能翻番？

戈登·摩爾：你來(lái)接棒？

芯片制造商已經(jīng)使出了渾身解數(shù)來(lái)跟上摩爾定律的步伐，如增加更多的核，驅(qū)動(dòng)芯片內(nèi)部線程，利用各種加速器。盡管如此，還是無(wú)法避免摩爾定律的加倍效應(yīng)已開(kāi)始放緩的事實(shí)，不斷地縮小芯片尺寸總會(huì)有物理極限。

不過(guò)，辦法總比困難多，人們想到了先進(jìn)IC封裝技術(shù)。事實(shí)上，這方面的探索一直在繼續(xù)，開(kāi)發(fā)的技術(shù)更是不勝枚舉。這里就介紹一些對(duì)行業(yè)意義深遠(yuǎn)的創(chuàng)新封裝技術(shù)。

現(xiàn)有IC封裝技術(shù)各具特色

為什么先進(jìn)封裝進(jìn)入行業(yè)法眼？主要原因是先進(jìn)封裝不需要像縮小IC內(nèi)部線寬那樣再次投入巨大資金，而是通過(guò)IC的異構(gòu)封裝將不同先進(jìn)工藝節(jié)點(diǎn)的片芯（die）集成在單個(gè)封裝里，以獲得成本和性能的最佳匹配。之所以叫片芯，是因?yàn)樗菦](méi)有封裝的芯片，也有人叫它“裸片”。

現(xiàn)有IC封裝類(lèi)型眾多，如垂直堆疊多芯片封裝（TSOP、QFN、FBGA等）、片上系統(tǒng)（SoC）、倒裝芯片、系統(tǒng)級(jí)封裝（SiP）、2.5D和3D集成封裝（異構(gòu)集成）、扇出晶圓級(jí)封裝（FOWLP）、集成芯片系統(tǒng)（SoIC）、小芯片（chiplet）封裝，等等。

在細(xì)分封裝市場(chǎng)，互連類(lèi)型也是五花八門(mén)，包括晶圓鍵合、焊盤(pán)、片芯對(duì)片芯（Die-to-Die）、引線鍵合、直通硅通孔（TSV）、模壓通孔（TMV）、晶圓級(jí)封裝（WLP）、直接綁定互連（DBI），等等?；ミB是將一個(gè)晶圓或芯片連接到另一個(gè)晶圓或芯片（封裝），其中TSV的I/O數(shù)量最多，其次是WLP、倒裝芯片和引線鍵合，混合互連比TSV密度更高。

國(guó)際工程和技術(shù)咨詢(xún)公司TechSearch稱(chēng)，當(dāng)今的封裝大約有80%基于引線鍵合，將一個(gè)芯片連接到另一個(gè)芯片或基板上。在倒裝芯片中，使用各種工藝在芯片頂部形成大量微小焊料凸點(diǎn)，然后通過(guò)鍵合將翻轉(zhuǎn)安裝的芯片連接到載體上。

WLP是直接在晶圓上封裝，之后再切割成單顆組件。采用WLP能夠進(jìn)行較小的2D連接，從而將芯片重新分布到更大面積上，提供更高的I/O密度、更高的帶寬和性能。

異構(gòu)集成是一種有機(jī)封裝

今天，移動(dòng)計(jì)算、汽車(chē)、5G、人工智能（AI）、增強(qiáng)現(xiàn)實(shí)（AR）和虛擬現(xiàn)實(shí)（VR）、高性能計(jì)算（HPC）、物聯(lián)網(wǎng)（IoT）、醫(yī)療和航空航天等領(lǐng)域迫切需要實(shí)現(xiàn)成本、尺寸、性能和功率的優(yōu)化，以滿足不同市場(chǎng)的需求。

對(duì)于許多應(yīng)用來(lái)說(shuō)，下一代IC封裝是在減小整體封裝尺寸的同時(shí)實(shí)現(xiàn)硅的可擴(kuò)展性、功能密度和異構(gòu)集成的最佳途徑。異構(gòu)和同構(gòu)集成提供了增強(qiáng)器件功能、加快上市時(shí)間和硅產(chǎn)量彈性的途徑。通過(guò)異構(gòu)集成技術(shù)可以將單獨(dú)制造的組件集成到更高級(jí)別的組件或SiP中，從而提供增強(qiáng)的功能和改進(jìn)的操作特性。

Veeco Instruments技術(shù)營(yíng)銷(xiāo)負(fù)責(zé)人Gareth Kenyon指出，異構(gòu)集成不是一個(gè)新的概念。20世紀(jì)70年代就開(kāi)始出現(xiàn)多芯片組件（MCM），但正是先進(jìn)封裝技術(shù)使芯片制造業(yè)發(fā)生了革命性的變化。新的封裝技術(shù)使采用不同制造工藝的芯片集成到具有多種功能的單個(gè)封裝中。過(guò)去二十年，在市場(chǎng)需求的推動(dòng)下，這些封裝技術(shù)在多樣化的同時(shí)，以更低成本獲得了更高的器件性能。

他表示：“功耗、性能、面積和成本（PPAC）是采用異構(gòu)集成技術(shù)的關(guān)鍵驅(qū)動(dòng)因素。更低的功耗、減少占用空間、更低的延遲、更高的速度和更高的帶寬都是為消費(fèi)者帶來(lái)好處的主要性能改進(jìn)。”

他承認(rèn)，在異構(gòu)集成中，擴(kuò)展仍然是一個(gè)考慮因素?；ミB、接點(diǎn)間距、TSV和焊盤(pán)的擴(kuò)展都有助于提高器件的PPAC。這反過(guò)來(lái)又為先進(jìn)封裝在工藝、工裝和計(jì)量改進(jìn)方面帶來(lái)了重大挑戰(zhàn)。

其實(shí)，異構(gòu)集成類(lèi)似于SiP，不過(guò)，它不是在一個(gè)基板上集成多個(gè)片芯，而是在一個(gè)基板上以小芯片的形式集成多個(gè)IP。異構(gòu)集成的總體思想是在同一個(gè)封裝中組合多個(gè)系統(tǒng)級(jí)別不同的組件，以增強(qiáng)功能和改進(jìn)操作特性。

之所以說(shuō)異構(gòu)集成是有機(jī)擴(kuò)展，是因?yàn)槠浣M件可以是任何單元，例如微機(jī)電系統(tǒng)（MEMS）、高帶寬存儲(chǔ)器（HBM）以及無(wú)源元件等。

異構(gòu)集成的組件

最近，對(duì)封裝帶寬、集成多個(gè)代工廠的不同IP，以及提高良率彈性的需求正在推進(jìn)先進(jìn)封裝的發(fā)展。許多新出現(xiàn)的先進(jìn)封裝結(jié)構(gòu)為產(chǎn)品設(shè)計(jì)者提供了極大的靈活性，能夠?qū)Σ煌韫に囘M(jìn)行優(yōu)化，將不同IP異構(gòu)集成在單個(gè)復(fù)合器件中，以緊湊的外形實(shí)現(xiàn)空間轉(zhuǎn)換，不斷提高功率效率和高帶寬物理封裝互連，從而顯著提高了性能。

Intel Agilex FPGA的封裝內(nèi)的異構(gòu)集成

前沿異構(gòu)集成技術(shù)的應(yīng)用正以越來(lái)越低的成本推動(dòng)電子器件性能的提升，半導(dǎo)體器件制造商已作出了令人滿意的應(yīng)對(duì)。不過(guò)，這些技術(shù)在生產(chǎn)方面對(duì)光刻和補(bǔ)充工藝提出了挑戰(zhàn)，要求以更高的標(biāo)準(zhǔn)執(zhí)行，以支持所需的互連和TSV處理層要求。其中，器件成本和由于復(fù)雜性增加而導(dǎo)致良率或產(chǎn)量降低是制造商必須面對(duì)的挑戰(zhàn)。

異構(gòu)集成的高速互連

隨著器件的復(fù)雜性不斷增加，器件和封裝規(guī)模的壓力也越來(lái)越大，因此技術(shù)的創(chuàng)新需要器件、封裝、系統(tǒng)設(shè)計(jì)師和制造商之間新的合作，打破了行業(yè)部門(mén)之間的歷史界限；光刻技術(shù)也在被迫與先進(jìn)封裝工業(yè)的發(fā)展相適應(yīng)。

光刻有兩種模式：前道工藝（FEOL）和后道工藝（BEOL）。傳統(tǒng)上，金屬化互連被認(rèn)為是BEOL，但隨著2.5D和3D架構(gòu)的出現(xiàn)，這一界限已變得模糊。高性能互連要求垂直的電氣連接，即TSV或TMV，直接通過(guò)硅或模壓化合物補(bǔ)充和取代傳統(tǒng)的引線鍵合和倒裝芯片解決方案。

TSV和中間層已成為異構(gòu)集成高性能互連的關(guān)鍵

隨著異構(gòu)性的增加，器件、封裝和PCB的融合也將增加，產(chǎn)生了大量先進(jìn)的封裝解決方案。例如，高性能計(jì)算應(yīng)用需要2.5D中間層（Interposer）技術(shù)來(lái)實(shí)現(xiàn)細(xì)間距微小錫球和重分布層（RDL）。相比之下，消費(fèi)類(lèi)移動(dòng)和IoT市場(chǎng)設(shè)計(jì)規(guī)則不太嚴(yán)格，不包含昂貴的中間層，而選擇使用高密度扇出（HD-FO）封裝技術(shù)將互連層嵌入相關(guān)模壓化合物中。

至于中間層（TSV）和扇出（無(wú)TSV）技術(shù)并不是互斥的，可以組合在一個(gè)混合技術(shù)封裝中。最終應(yīng)用在很大程度上決定著使用什么樣的封裝，因此也定義了器件和封裝的復(fù)雜性。

這里需要解釋一下中間層、TSV和RDL：

• 中間層：是一種用于多芯片片芯或電路板的管道，用于通過(guò)封裝中的電信號(hào)。它是一個(gè)插座或連接到另一個(gè)插座之間的電氣接口布線；它可以將信號(hào)傳播到更寬的間距，或者將連接帶給板上的另一個(gè)插座。
• 中間層由硅或有機(jī)材料制成，充當(dāng)多個(gè)片芯和電路板之間的橋梁。硅中間層是一種成熟的技術(shù)，由于其較高的細(xì)間距I/O密度和TSV形成能力，在2.5D和3D-IC芯片封裝中發(fā)揮著關(guān)鍵作用。
• TSV：是2.5D和3D封裝解決方案中的一項(xiàng)關(guān)鍵技術(shù)，它提供了一種穿過(guò)片芯硅晶圓的高速垂直互連。這些通孔或孔是從晶圓的正面蝕刻到一定深度，然后通過(guò)沉積導(dǎo)電材料（通常是銅）來(lái)隔離和填充。芯片制造完成后，從背面減薄晶圓，即露出晶圓背面沉積的通孔和金屬，以完成TSV互連。

TSV是一種穿過(guò)芯片整個(gè)厚度或基板延伸的長(zhǎng)通孔電氣連接，取代了以往2D封裝采用的引線鍵合互連工藝。它創(chuàng)建了從芯片一側(cè)到另一側(cè)的最短路徑。不過(guò)，TSV除了自身顯著的電氣特性外，還對(duì)其附近的器件和互連的電氣行為有間接影響。

引線鍵合與有中間層的TSV互連

·重分布層（redistributionlayer，RDL）：是銅金屬連接線或跡線，用作封裝的一部分與另一部分的電氣連接。RDL是封裝上的金屬或聚合物電介質(zhì)材料層疊，以減小大型芯片組的I/O間距。它已成為2.5D和3D封裝解決方案的一個(gè)組成部分，在通過(guò)中間層連接的芯片之間實(shí)現(xiàn)通信。

2.5D和3D集成的成功應(yīng)用

TSV可用于高端2.5D/3D封裝。在2.5D封裝中，片芯堆疊在中間層上，中間層中包含TSV，可提供更多的I/O和帶寬。2.5D封裝和3D封裝類(lèi)型眾多，高帶寬存儲(chǔ)器（HBM）就是一種成功的3D封裝類(lèi)型，它將DRAM片芯堆疊在一起。英特爾產(chǎn)品集成總監(jiān)Ramune Nagisetty表示，目前將邏輯堆疊在邏輯上的方法還沒(méi)有普及，而將邏輯堆疊在內(nèi)存上的方法正在興起。

HBM是一種標(biāo)準(zhǔn)化的堆疊式存儲(chǔ)器技術(shù)，在堆疊內(nèi)和存儲(chǔ)器與邏輯之間為數(shù)據(jù)提供了更寬通道?；贖BM的封裝將內(nèi)存堆疊在彼此的頂部，并使用TSV將它們連接起來(lái)，以創(chuàng)建更多的I/O和帶寬。

HBM是JEDEC的一個(gè)標(biāo)準(zhǔn)，它將多層DRAM組件垂直地集成在應(yīng)用處理器、GPU和SoC上。HBM主要用于高端服務(wù)器和網(wǎng)絡(luò)芯片的2.5D/3D封裝；它現(xiàn)在已經(jīng)轉(zhuǎn)向HBM2技術(shù)，以?xún)?yōu)化最初HBM版本中的容量和時(shí)鐘速率限制。

2.5D和3D封裝HBM

這方面的最新進(jìn)展是異構(gòu)3D封裝的大型堆疊式HBM片芯的熱壓鍵合，這種連接方法應(yīng)用于大型（12層和16層）HBM片芯的組裝，與傳統(tǒng)的微凸點(diǎn)連接相比，帶寬和功率都有了顯著提高。

從SoC到FOWLP

國(guó)際市場(chǎng)研究機(jī)構(gòu)ResearchandMarkets在《先進(jìn)集成電路封裝技術(shù)、材料和市場(chǎng)》報(bào)告中指出，扇出晶圓級(jí)封裝（FOWLP）正在迅速成為新的芯片和晶圓級(jí)封裝技術(shù)，將會(huì)成為下一代緊湊型、高性能電子設(shè)備的基礎(chǔ)。預(yù)測(cè)表明，未來(lái)幾年，每年利用FOWLP封裝技術(shù)生產(chǎn)的芯片將以32%的年成長(zhǎng)率增長(zhǎng)，到2023年，其市場(chǎng)規(guī)模將超過(guò)55億美元。

報(bào)告也認(rèn)為，從SoC生產(chǎn)轉(zhuǎn)向多片芯戰(zhàn)略是一個(gè)挑戰(zhàn)，讓大多數(shù)公司感到恐懼，因?yàn)樗麄円蕾?lài)并熟悉支持SoC設(shè)計(jì)流程的龐大基礎(chǔ)設(shè)施。SoC的設(shè)計(jì)和驗(yàn)證流程已經(jīng)很成熟，設(shè)計(jì)師已經(jīng)使用了幾十年。為某個(gè)工藝節(jié)點(diǎn)，代工廠都提供一套SoC設(shè)計(jì)者必須嚴(yán)格遵循的設(shè)計(jì)規(guī)則，以保證代工廠正確制造SoC。

變化在于，相對(duì)于早期的基于硅中間層的設(shè)計(jì)，3D-IC設(shè)計(jì)相對(duì)復(fù)雜，成本高，風(fēng)險(xiǎn)大，因?yàn)樾枰S多級(jí)別的測(cè)試（晶片、芯片、中間層、器件），并且有很多出錯(cuò)的機(jī)會(huì)。但是，隨著FOWLP等封裝技術(shù)的出現(xiàn)和日益普及，成本開(kāi)始急劇下降。
現(xiàn)在，在一個(gè)封裝中可以“混合和匹配”現(xiàn)有片芯知識(shí)產(chǎn)權(quán)（IP），而不是必須從零開(kāi)始設(shè)計(jì)（或重新設(shè)計(jì)）每一個(gè)組件。這為進(jìn)一步傳播這一設(shè)計(jì)，甚至封裝設(shè)計(jì)本身提供了可能性。

FOWLP封裝最早由Intel提出，其優(yōu)勢(shì)在于：減小封裝厚度、擴(kuò)展I/O數(shù)量、改進(jìn)電氣性能、良好的熱性能及無(wú)基板工藝。

傳統(tǒng)多片芯封裝與FOWLP封裝

現(xiàn)在，F(xiàn)OWLP已經(jīng)在移動(dòng)設(shè)備的批量生產(chǎn)中使用。其封裝工藝包括將單個(gè)芯片安裝在RDL的中間層基板上，該層提供芯片之間的互連以及與I/O焊盤(pán)的連接，所有這些芯片都封裝在一個(gè)而非多個(gè)模壓成型中。

用小芯片實(shí)現(xiàn)IP混搭

上面多次提到了小芯片（chiplet），它是目前封裝中備受關(guān)注的東西，被認(rèn)為是后SoC時(shí)代的拐點(diǎn)，甚至有人說(shuō)，摩爾定律的延續(xù)也要靠它。其本身并不是一種封裝類(lèi)型，但芯片制造商的庫(kù)中可以擁有一些模塊化片芯或多種小芯片，客戶可以將它們混合搭配，并使用封裝中的片芯對(duì)片芯互連方案進(jìn)行連接。

小芯片是另一種3D-IC封裝形式，可實(shí)現(xiàn)CMOS器件與非CMOS器件的異構(gòu)集成。換句話說(shuō)，它們是更小的SoC或芯片，而不是封裝中的一個(gè)大SoC。UMC（聯(lián)華電子）業(yè)務(wù)開(kāi)發(fā)副總裁Walter Ng說(shuō)：“小芯片是一種架構(gòu)方法，可以存在于現(xiàn)有封裝類(lèi)型或新的架構(gòu)當(dāng)中。它正在為任務(wù)需求優(yōu)化解決方案，包括速度、熱量、功率等性能，有時(shí)還可以考慮成本因素。”

用戶可以將多芯片組件中的每個(gè)組件視為一個(gè)具有一組專(zhuān)門(mén)功能的小芯片，它不必考慮單一設(shè)計(jì)來(lái)源，通過(guò)彌合目前IC設(shè)計(jì)和封裝設(shè)計(jì)流程之間的差異，就可以再次組合成一個(gè)3D-IC封裝。

這樣做的挑戰(zhàn)在于，在朝著封裝行業(yè)的這種新模式邁進(jìn)時(shí)，仍有一些問(wèn)題需要回答。最重要的是，芯片設(shè)計(jì)者或制造商如何確保其組件在封裝中的性能和可靠性？小芯片不像IP那樣針對(duì)特定的代工工藝，可在代工廠的幫助下進(jìn)行驗(yàn)證。它必須在獨(dú)立的環(huán)境中進(jìn)行驗(yàn)證，以確保在選擇把它放在封裝中時(shí)，能夠準(zhǔn)確地衡量其對(duì)性能和功率的電氣影響。然而，一旦供應(yīng)商成功地設(shè)計(jì)和制造出小芯片組件，他們就可以簡(jiǎn)單地基于已知良好的片芯進(jìn)行測(cè)試和銷(xiāo)售。

新一代IC封裝的未來(lái)趨勢(shì)

未來(lái)的新一代IC封裝需要新一代設(shè)計(jì)和驗(yàn)證解決方案，必須滿足五大關(guān)鍵要求：

• 數(shù)字原型：建立一個(gè)2.5D/3D異構(gòu)組件的數(shù)字孿生虛擬模型，提供包含多個(gè)器件和基板的完整系統(tǒng)的全面描述。數(shù)字孿生使異構(gòu)組件的自動(dòng)驗(yàn)證從基板級(jí)設(shè)計(jì)規(guī)則檢查（DRC）開(kāi)始，擴(kuò)展到布局對(duì)原理圖（LVS）、布局對(duì)布局（LVL）、寄生提取、應(yīng)力和熱分析，最后是測(cè)試。
• 多域集成：數(shù)字孿生方法還可以實(shí)現(xiàn)多域和跨域集成。將更復(fù)雜的先進(jìn)IC封裝更快地推向市場(chǎng)需要高度集成的設(shè)計(jì)和驗(yàn)證——從電子基板設(shè)計(jì)到機(jī)械封裝散熱裝置和PCB安裝硬件，包括電氣、熱、測(cè)試、可靠性，當(dāng)然還有可制造性等相互關(guān)聯(lián)的方面。如果沒(méi)有系統(tǒng)級(jí)的設(shè)計(jì)和驗(yàn)證方法，工程師可能會(huì)遇到代價(jià)高昂或更糟的響應(yīng)。
• 可擴(kuò)展性和范圍：異構(gòu)封裝技術(shù)在設(shè)計(jì)、制造和組裝方面更為復(fù)雜，這可能限制了除領(lǐng)先半導(dǎo)體公司及其前沿設(shè)計(jì)之外的所有公司的可用性。幸運(yùn)的是，設(shè)計(jì)和供應(yīng)鏈生態(tài)系統(tǒng)可以在實(shí)現(xiàn)此類(lèi)技術(shù)的普及方面發(fā)揮強(qiáng)大的作用，使所有設(shè)計(jì)師和公司都能接觸到這些技術(shù)，就像硅代工世界使用工藝設(shè)計(jì)套件（PDK）所做的那樣，PDK已變得無(wú)處不在。
• 精密制造移交：另一個(gè)常見(jiàn)的挑戰(zhàn)是在制造前驗(yàn)證簽核所需的時(shí)間。避免這一瓶頸及其相關(guān)影響的行之有效的方法是實(shí)施一個(gè)綜合和持續(xù)驗(yàn)證的過(guò)程和方法，以便最終驗(yàn)證簽核過(guò)程得到控制和管理。這意味著提供制造無(wú)誤差的制造和裝配數(shù)據(jù)，通過(guò)代工廠或外包半導(dǎo)體封測(cè)（OSAT）的工藝規(guī)則（PDK或PADK）。
• 黃金標(biāo)準(zhǔn)簽核：對(duì)于先進(jìn)IC封裝，黃金標(biāo)準(zhǔn)簽核需要一套全面的檢查，否則總的組裝器件產(chǎn)量將達(dá)不到目標(biāo)，并將超出預(yù)計(jì)的組裝和測(cè)試成本。全面的黃金標(biāo)準(zhǔn)簽核至少應(yīng)包括物理驗(yàn)證、連接性檢查（也稱(chēng)為L(zhǎng)VS）和異構(gòu)組裝級(jí)別驗(yàn)證（aka LVL）。這樣一個(gè)全面的簽核檢查過(guò)程可以突出許多需要重新處理的問(wèn)題。如果沒(méi)有發(fā)現(xiàn)，這些問(wèn)題很容易延誤項(xiàng)目，增加成本，并導(dǎo)致錯(cuò)過(guò)生產(chǎn)計(jì)劃。

最后要說(shuō)的是，半導(dǎo)體行業(yè)從工藝到封裝技術(shù)的巨變正在發(fā)生，先進(jìn)IC封裝技術(shù)發(fā)展迅速，工程師必須探索新的領(lǐng)域，跟上延續(xù)的摩爾定律步伐，開(kāi)發(fā)什么應(yīng)用，就要選擇什么樣的先進(jìn)IC封裝。
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