Xilinx Zynq上用于FreeRTOS的Tracealyzer

2019/11/20 作者：josephli

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有關(guān)如何以操作系統(tǒng)感知的方式調(diào)試在Avnet MiniZed板上運(yùn)行的Embedded FreeRTOS應(yīng)用程序的指南。

介紹

在操作系統(tǒng)之上編寫嵌入式軟件應(yīng)用程序時，通常很難檢測某些時序問題或解釋某些奇怪的行為。到底出了什么問題？另一件事是，在研究嵌入式操作系統(tǒng)時，以可視方式呈現(xiàn)系統(tǒng)的運(yùn)行行為會很有用。了解任務(wù)優(yōu)先級，調(diào)度程序設(shè)置，隊(duì)列管理，...

我發(fā)現(xiàn)Percepio Tracealyzer是解決這類問題的理想工具。Tracealyzer可以通過兩種方式工作：在快照模式下（這是本教程的內(nèi)容）或在流模式下。

對于本指南，您需要一個Avnet MiniZed開發(fā)板（基于Xilinx Zynq），Xilinx vivado工具和Percepio tracealyzer 4（其網(wǎng)站上的評估版）。

讓我們開始開發(fā)本指南的硬件部分（FPGA設(shè)計(jì)）。如果您不熟悉FPGA設(shè)計(jì)，則可以打開我的硬件設(shè)計(jì)。否則，從下面開始構(gòu)建基于ZYNQ7的設(shè)計(jì)：

基于zynq7的設(shè)計(jì)

在程序框圖上放置以下組件：

ZYNQ7 P rocessing 小號ystem
具有2個通道的AXI GPIO 連接到pl_led_g 和pl_led_r
1個通道的AXI GPIO 連接到pl_sw_1bit

您可以對ZYNQ7處理系統(tǒng)使用自動配置（使用預(yù)設(shè)），但是隨后必須手動添加M_AXI_GP0_ACLK 端口以連接AXI從設(shè)備外圍設(shè)備。

使用“自動連接”功能將AXI_GPIO模塊連接到AXI總線。

不要忘記在“模塊設(shè)計(jì)”的頂部添加HDL包裝器。生成比特流，并將您的硬件設(shè)計(jì)導(dǎo)出到Vivado SDK（包括比特流）。

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描述：原理圖
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描述：完整內(nèi)容闡述

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賽靈思（英語：Xilinx）是一家位于美國的可編程邏輯器件的生產(chǎn)商。該公司發(fā)明了現(xiàn)場可編程邏輯門陣列，并由此成名。賽靈思還是第一個無廠半導(dǎo)體公司(Fabless)。28nm時代，賽靈思提出All Programmable 的概念，從單一的FPGA企業(yè)戰(zhàn)略轉(zhuǎn)型為All Programmable FPGA、 SoC 和 3D IC 的全球領(lǐng)先提供商。且行業(yè)領(lǐng)先的器件與新一代設(shè)計(jì)環(huán)境以及 IP 完美地整合在一起，可滿足客戶對可編程邏輯乃至可編程系統(tǒng)集成的廣泛需求賽靈思于1984年創(chuàng)建于美國加利福尼亞州的硅谷，總部位于硅谷核心的圣何塞，并在科羅拉多州、愛爾蘭、新加坡印度、中國、日本擁有分支機(jī)構(gòu)