基于FPGA的OV7670攝像頭SOBLE圖像邊沿檢測算法CX401開發(fā)板兼容AX301的設計

名稱：基于FPGA的OV7670攝像頭SOBLE圖像邊沿檢測算法CX401開發(fā)板兼容AX301的設計Verilog代碼Quartus? CX401開發(fā)板 (1)

軟件：Quartus

語言：Verilog

代碼功能：

OV7670攝像頭SOBLE圖像邊沿檢測算法CX401開發(fā)板兼容AX301。

1、通過攝像頭OV7670采集圖像，通過FPGA進行SOBLE邊沿檢測算法,最后通過VGA進行顯示。

2、本代碼已在CX401開發(fā)板驗證，兼容黑金AX301板子。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在CX401開發(fā)板 (1)?驗證，CX401開發(fā)板 (1)?如下，其他開發(fā)板可以修改管腳適配：

演示視頻：

設計文檔：

1、工程文件

2、程序文件

3、程序編譯

4、RTL圖

5、管腳分配

上板演示

演示視頻：

https://www.bilibili.com/video/BV1gh98YkETi/?vd_source=de2ec303d06962114fc8c2919abbcbad

部分代碼展示:

/*-------------------------------------------------------------------------
This?confidential?and?proprietary?software?may?be?only?used?as?authorized
by?a?licensing?agreement?from?CrazyBingo.
(C)?COPYRIGHT?2012?CrazyBingo.?ALL?RIGHTS?RESERVED
Filename:data_readstream.v
Author:CrazyBingo
Data:2012-3-13
Version:1.0
Description:led?test?for?sram2fifo?design.
Modification?History:
DataByVersionChange?Description
===========================================================================
12/03/13CrazyBingo1.0Original
--------------------------------------------------------------------------*/
`timescale?1ns/1ns
module?data_readstream
(
inputclk,
inputrst_n,
inputclk_bps,
inputread_valid,
outputregtxd_en,
outputregsys_rd
);