數(shù)字計(jì)時(shí)器設(shè)計(jì)Verilog代碼Quartus仿真

名稱：數(shù)字計(jì)時(shí)器設(shè)計(jì)Verilog代碼Quartus仿真

軟件：Quartus

語(yǔ)言：Verilog

代碼功能：

基本計(jì)時(shí)和顯示功能（24小時(shí)制顯示），即時(shí)，分，秒的正常顯示模式。包括：

1. 24小時(shí)制顯示；

2.?動(dòng)態(tài)掃描顯示；

3.?顯示格式：88-88-88

4. 能調(diào)整設(shè)置當(dāng)前時(shí)間(含時(shí)、分)，即設(shè)計(jì)兩個(gè)按鍵，按動(dòng)校時(shí)鍵，時(shí)計(jì)數(shù)器加一，按動(dòng)校分鍵，則電路處于校分狀態(tài)。

5. 整點(diǎn)報(bào)時(shí)，要求整點(diǎn)的倒計(jì)時(shí)5秒時(shí)，閃爍LED來(lái)報(bào)時(shí)。

6. 可以控制暫停和繼續(xù)。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 仿真圖

整體仿真圖

分頻模塊

計(jì)時(shí)模塊

顯示模塊

部分代碼展示:

//數(shù)字計(jì)時(shí)器
module?gjp(
input?clk_in,//時(shí)鐘
input?RST,//復(fù)位
input?stop_start,//暫停、繼續(xù)，低電平暫停
input?key_hour,//設(shè)置小時(shí)按鍵
input?key_minute,//設(shè)置分鐘按鍵
output?LED,//整點(diǎn)報(bào)時(shí)led
output?[7:0]?weixuan,//數(shù)碼管位選
output?[7:0]?duanxuan//數(shù)碼管段選
);
wire?[7:0]?hour;//時(shí)
wire?[7:0]?minute;//分
wire?[7:0]?second;//秒
wire?clk_1Hz;//1Hz時(shí)鐘
//分頻模塊
div?i_div(
.?clk_in(clk_in),//時(shí)鐘
.?clk_1Hz(clk_1Hz)//輸出1Hz時(shí)鐘
);
//計(jì)時(shí)模塊
timmer?i_timmer(
.?clk_1Hz(clk_1Hz),
.?RST(RST),//復(fù)位
.?stop_start(stop_start),//暫停、繼續(xù)
.?key_hour(key_hour),
.?key_minute(key_minute),
.?hour_out(hour),//時(shí)
.?minute_out(minute),//分
.?second_out(second)//秒
);

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1526