EDA仿真

• 講個SystemVerilog disable語句的坑

  記錄個使用SystemVerilog disable語句時遇到的坑，這個坑有點反直覺，以至于我當(dāng)時有點不信，覺得可能是EDA仿真工具的問題。后來查看了SystemVerilog手冊和使用不同EDA工具進(jìn)行驗證，才慢慢接受了。結(jié)論是：SystemVerilog disable block_name或task時，會把hierarchy一致的block_name或task的線程都停掉。

  專芯致志er

  1646

  2024/09/04

  verilog EDA仿真

  
• 模擬電路與開源EDA工具簡介 - Xschem, Netgen, Ngspice, Magic

  本文討論了模擬電路設(shè)計與開源電子設(shè)計自動化（EDA）工具的結(jié)合，強(qiáng)調(diào)了它們在設(shè)計和仿真過程中的重要作用。模擬電路，如CMOS反相器，是電子學(xué)的基礎(chǔ)，需要精確的布局和驗證。像Magic VLSI、Xschem和KLayout這樣的工具為創(chuàng)建和驗證這些電路提供了便捷的解決方案。例如，由PMOS和NMOS晶體管組成的CMOS反相器展示了如何使用這些工具來確保設(shè)計的準(zhǔn)確性和功能性。這些開源工具的集成提升了模擬電路開發(fā)的效率和精度。

  陳戎祿

  1.1萬

  2024/08/26

  芯片設(shè)計 開源軟件

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