LDO電源芯片內(nèi)部電路的本質(zhì)到底是NMOS還是PMOS？是NPN還是PNP？

Part 01、前言

LDO中文名叫低壓差線性穩(wěn)壓器，它的核心原理是將輸入和輸出電壓差中“多余”的功率轉(zhuǎn)化為熱量散失，從而穩(wěn)定輸出電壓。聽起來像是“燒電大戶”，但在電池供電或低壓差場景中，它卻是不可或缺的“省電小能手”。那LDO是如何將輸入和輸出電壓差中“多余”的功率轉(zhuǎn)化為熱量散失，從而穩(wěn)定輸出電壓的呢？LDO的內(nèi)部到底是NPN？PNP？PMOS？又或者是NMOS呢？

Part 02、LDO的原理

LDO的功耗來源于輸入輸出電壓差和輸出電流：

Vin:輸入電壓

Vout:輸出電壓

Iout:輸出電流

這部分功率沒用在負(fù)載上，全被LDO內(nèi)部的功率晶體管“燒"成熱量散掉了。比如Vin = 5V、Vout = 3.3V、Iout = 100mA:

0.17W的熱量得靠散熱設(shè)計(jì)帶走，不然LDO就“原地紅溫”，觸發(fā)保護(hù)關(guān)機(jī)了。

那么問題來了，這個(gè)LDO內(nèi)部的功率晶體管到底是NPN？PNP？PMOS？又或者是NMOS呢？

Part 03、LDO內(nèi)部的功率晶體管是什么？

事實(shí)上，LDO內(nèi)部的功率晶體管用NPN，PNP，PMOS，NMOS的都有，各有各的優(yōu)缺點(diǎn)，接下來就說說區(qū)別是什么。功率晶體管無論是用NPN晶體管還是用PNP晶體管，其導(dǎo)通壓差相比PMOS，NMOS都會(huì)更高，壓差高意味著什么呢？比如目標(biāo)輸出電壓是3.3V，如果壓差電壓是2V，則Vin至少得是5.3V，輸出才能可靠的輸出3.3V，低溫的時(shí)候會(huì)更嚴(yán)重，這對(duì)于輸入電壓和輸出電壓比較接近的應(yīng)用來說就沒法用了。

如果用PMOS管，漏-源阻抗低，壓差極低，因?yàn)閴翰钊Q于RDS(on)和電流。比如PMOS的RDS(on) = 1Ω, Iout = 100 mA, 壓差:

目標(biāo)輸出3.3V，Vin至少用3.4V即可，完美契合低壓差需求的應(yīng)用。如果用NMOS管，柵極就需要通過電荷泵建立偏置電壓。PMOS柵極電壓是低驅(qū)，所以不需要，所以PMOS的驅(qū)動(dòng)電路會(huì)比較簡潔，但是NMOS的內(nèi)阻可以做的更小，通流能力會(huì)更強(qiáng)。以下圖為例我們講一下LDO的基本原理：

上面的電路圖顯示了一個(gè)典型的LDO結(jié)構(gòu)：

輸入Vin和一個(gè)P溝道MOSFET，源極接Vin，漏極D接負(fù)載，柵極G由運(yùn)放控制。運(yùn)放的正輸入接參考電壓VREF，負(fù)輸入通過分壓電阻R1和R2采樣Vout，輸出控制MOSFET柵極。

輸出公式：Vout =VREF ×（1+ R1／R2），這就是目標(biāo)輸出電壓。

當(dāng)Vout偏低，比如負(fù)載電流增大或Vin下降，運(yùn)放會(huì)嘗試調(diào)節(jié)MOSFET的導(dǎo)通狀態(tài)，維持Vout恒定。但壓差電壓從何而來呢？

當(dāng)Vout低于目標(biāo)值，比如Vout<VREF ×（1 +R1/R2)），運(yùn)放的正輸入電壓變小，輸出Vg會(huì)變大(也就是更負(fù)），因?yàn)檫\(yùn)放試圖通過增大MOSFET的柵源電壓Vgs（絕對(duì)值）來增加漏源導(dǎo)通，輸出更多電流拉高Vout。

理想情況下運(yùn)放輸出Vg可以無限變負(fù)，Vgs無限增大，MOSFET的漏源電阻Rds趨近0，壓差Vin－Vout 理論上可以無限小。但是現(xiàn)實(shí)情況是運(yùn)放輸出電壓不是無限的，有最低值（通常接近GND 或負(fù)電源）。當(dāng)Vg達(dá)到這個(gè)極限時(shí)，Vgs 不再增大，Rds不再減小，此時(shí)Vin －Vout就是壓差電壓。

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