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隨著人工智能（AI）技術(shù)的飛速發(fā)展，電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)域正經(jīng)歷一場(chǎng)深刻的變革。AI EDA 工具的出現(xiàn)，不僅為芯片設(shè)計(jì)帶來了更高的效率和優(yōu)化性能，還推動(dòng)了整個(gè)半導(dǎo)體行業(yè)的技術(shù)進(jìn)步。本文將對(duì) AI EDA 進(jìn)行全面綜述，探討其技術(shù)原理、應(yīng)用場(chǎng)景、優(yōu)勢(shì)挑戰(zhàn)以及未來發(fā)展趨勢(shì)。
一、AI EDA 的技術(shù)原理
AI EDA 結(jié)合了人工智能算法與傳統(tǒng)的 EDA 工具，通過機(jī)器學(xué)習(xí)、深度學(xué)習(xí)等技術(shù)實(shí)現(xiàn)對(duì)芯片設(shè)計(jì)流程的優(yōu)化和自動(dòng)化。機(jī)器學(xué)習(xí)算法能夠從大量的歷史設(shè)計(jì)數(shù)據(jù)中學(xué)習(xí)模式和規(guī)律，然后基于這些規(guī)律對(duì)新的設(shè)計(jì)任務(wù)進(jìn)行預(yù)測(cè)和優(yōu)化。例如，在芯片布局布線階段，AI 算法可以根據(jù)已有的優(yōu)秀設(shè)計(jì)方案，預(yù)測(cè)出最優(yōu)的元件布局和布線路徑，從而減少信號(hào)干擾、降低功耗并提高性能。
深度學(xué)習(xí)則進(jìn)一步提升了 AI EDA 的能力。通過構(gòu)建多層神經(jīng)網(wǎng)絡(luò)，深度學(xué)習(xí)模型可以自動(dòng)提取設(shè)計(jì)數(shù)據(jù)中的復(fù)雜特征，用于更精準(zhǔn)的性能預(yù)測(cè)和故障診斷。比如，在芯片的物理驗(yàn)證階段，深度學(xué)習(xí)模型可以快速識(shí)別出設(shè)計(jì)中的潛在缺陷，如短路、斷路等，這些缺陷可能在傳統(tǒng)的驗(yàn)證方法中被忽略，但通過深度學(xué)習(xí)模型的高精度圖像識(shí)別和數(shù)據(jù)分析能力，能夠被及時(shí)發(fā)現(xiàn)并修正。
二、AI EDA 的應(yīng)用場(chǎng)景
（一）芯片設(shè)計(jì)的前期規(guī)劃
在芯片設(shè)計(jì)的前期規(guī)劃階段，AI EDA 工具可以幫助工程師快速評(píng)估不同的設(shè)計(jì)方案。通過輸入設(shè)計(jì)目標(biāo)和約束條件，AI 算法能夠生成多種可能的設(shè)計(jì)架構(gòu)，并對(duì)每種架構(gòu)的性能、功耗和面積等關(guān)鍵指標(biāo)進(jìn)行初步評(píng)估。例如，對(duì)于一款面向人工智能計(jì)算的芯片，AI EDA 工具可以根據(jù)所需的計(jì)算能力、能效比和芯片面積限制，快速生成包含不同核心數(shù)量、緩存大小和互連結(jié)構(gòu)的多種設(shè)計(jì)方案。工程師可以根據(jù)這些評(píng)估結(jié)果，選擇最符合項(xiàng)目需求的方案進(jìn)行進(jìn)一步的詳細(xì)設(shè)計(jì)，大大縮短了前期規(guī)劃的時(shí)間。
（二）電路設(shè)計(jì)與仿真
在電路設(shè)計(jì)與仿真環(huán)節(jié)，AI EDA 工具能夠提供更高效的仿真加速和優(yōu)化建議。傳統(tǒng)的電路仿真通常需要消耗大量的計(jì)算資源和時(shí)間，尤其是對(duì)于復(fù)雜的模擬電路和大規(guī)模的數(shù)字電路。AI EDA 工具可以通過構(gòu)建電路行為的預(yù)測(cè)模型，快速估算電路的性能指標(biāo)，如增益、帶寬、功耗等，從而減少對(duì)完整仿真的依賴。同時(shí)，AI 算法還可以根據(jù)仿真結(jié)果，自動(dòng)調(diào)整電路參數(shù)，以優(yōu)化電路性能。例如，在射頻電路設(shè)計(jì)中，AI EDA 工具可以根據(jù)天線的輻射特性要求，自動(dòng)調(diào)整電路中的電感、電容等元件值，以實(shí)現(xiàn)最佳的匹配和性能。
（三）物理設(shè)計(jì)與驗(yàn)證
物理設(shè)計(jì)與驗(yàn)證是芯片設(shè)計(jì)流程中的關(guān)鍵環(huán)節(jié)，AI EDA 在這一階段的應(yīng)用也非常廣泛。在布局布線階段，AI 算法可以根據(jù)芯片的功能模塊和性能要求，自動(dòng)規(guī)劃元件的布局和布線路徑。它能夠綜合考慮信號(hào)完整性、電源完整性、熱效應(yīng)等多種因素，生成高質(zhì)量的物理設(shè)計(jì)。例如，在高性能計(jì)算芯片的設(shè)計(jì)中，AI EDA 工具可以優(yōu)化處理器核心、內(nèi)存控制器和 I/O 模塊之間的布局和布線，以減少信號(hào)延遲和功耗，同時(shí)確保芯片的散熱性能。在物理驗(yàn)證階段，AI EDA 工具可以快速檢測(cè)設(shè)計(jì)中的物理規(guī)則違規(guī)，如 DRC（設(shè)計(jì)規(guī)則檢查）錯(cuò)誤、LVS（版圖與原理圖對(duì)比）不匹配等，并提供詳細(xì)的錯(cuò)誤報(bào)告和修復(fù)建議，幫助工程師及時(shí)修正問題，提高驗(yàn)證效率。
三、AI EDA 的優(yōu)勢(shì)
（一）提高設(shè)計(jì)效率
AI EDA 工具能夠自動(dòng)化處理許多繁瑣的設(shè)計(jì)任務(wù)，如元件布局、布線優(yōu)化、性能評(píng)估等，大大減少了工程師的手動(dòng)工作量。例如，在傳統(tǒng)的芯片設(shè)計(jì)中，工程師可能需要花費(fèi)數(shù)周甚至數(shù)月的時(shí)間來手動(dòng)調(diào)整元件布局和布線，以滿足設(shè)計(jì)要求。而 AI EDA 工具可以在短時(shí)間內(nèi)生成高質(zhì)量的設(shè)計(jì)方案，將設(shè)計(jì)周期縮短至幾天甚至幾小時(shí)，顯著提高了設(shè)計(jì)效率，加快了產(chǎn)品的上市時(shí)間。
（二）優(yōu)化設(shè)計(jì)性能
AI 算法可以通過對(duì)大量設(shè)計(jì)數(shù)據(jù)的分析和學(xué)習(xí)，發(fā)現(xiàn)隱藏在數(shù)據(jù)中的優(yōu)化機(jī)會(huì)，從而實(shí)現(xiàn)更優(yōu)的設(shè)計(jì)性能。它能夠同時(shí)考慮多種設(shè)計(jì)參數(shù)和約束條件，找到最佳的權(quán)衡方案。例如，在芯片的功耗優(yōu)化方面，AI EDA 工具可以根據(jù)芯片的工作模式和性能要求，自動(dòng)調(diào)整電路的電源管理策略、時(shí)鐘頻率和工作電壓等參數(shù)，以實(shí)現(xiàn)最低的功耗。在性能優(yōu)化方面，AI 算法可以優(yōu)化電路的拓?fù)浣Y(jié)構(gòu)、元件參數(shù)和布局布線，提高芯片的運(yùn)算速度、帶寬和響應(yīng)時(shí)間等性能指標(biāo)。
（三）降低設(shè)計(jì)成本
一方面，AI EDA 工具提高了設(shè)計(jì)效率，減少了設(shè)計(jì)時(shí)間和人力成本；另一方面，它通過優(yōu)化設(shè)計(jì)性能，降低了芯片的制造成本。例如，通過優(yōu)化芯片的面積和功耗，可以降低芯片的制造成本和運(yùn)營成本。此外，AI EDA 工具還可以減少設(shè)計(jì)中的錯(cuò)誤和缺陷，降低因設(shè)計(jì)問題導(dǎo)致的芯片重制成本，從而為企業(yè)節(jié)省了大量的資金。
四、AI EDA 的挑戰(zhàn)
（一）數(shù)據(jù)質(zhì)量和數(shù)量問題
AI 算法的性能高度依賴于訓(xùn)練數(shù)據(jù)的質(zhì)量和數(shù)量。在芯片設(shè)計(jì)領(lǐng)域，獲取高質(zhì)量、大規(guī)模的訓(xùn)練數(shù)據(jù)是一個(gè)挑戰(zhàn)。芯片設(shè)計(jì)數(shù)據(jù)通常包含復(fù)雜的電路結(jié)構(gòu)、性能指標(biāo)和工藝參數(shù)等信息，而且數(shù)據(jù)的標(biāo)注和整理需要專業(yè)的知識(shí)和經(jīng)驗(yàn)。此外，由于芯片設(shè)計(jì)的保密性和知識(shí)產(chǎn)權(quán)保護(hù)，數(shù)據(jù)的共享和獲取也受到限制。如果訓(xùn)練數(shù)據(jù)不足或質(zhì)量不高，可能導(dǎo)致 AI 模型的泛化能力差，無法準(zhǔn)確地應(yīng)用于實(shí)際的設(shè)計(jì)任務(wù)。
（二）模型的可解釋性和可靠性
AI 模型，尤其是深度學(xué)習(xí)模型，通常被視為“黑箱”，其決策過程難以理解和解釋。在芯片設(shè)計(jì)中，工程師需要了解設(shè)計(jì)決策的依據(jù)和原因，以便對(duì)設(shè)計(jì)結(jié)果進(jìn)行評(píng)估和調(diào)整。如果 AI 模型的決策過程不透明，工程師可能難以信任模型的結(jié)果，從而限制了 AI EDA 工具的應(yīng)用。此外，AI 模型的可靠性也是一個(gè)重要問題。芯片設(shè)計(jì)對(duì)精度和可靠性要求極高，任何微小的錯(cuò)誤都可能導(dǎo)致芯片的失敗。因此，需要確保 AI 模型在各種設(shè)計(jì)場(chǎng)景下的穩(wěn)定性和可靠性，這需要進(jìn)一步的研究和驗(yàn)證。
（三）與現(xiàn)有設(shè)計(jì)流程的集成
將 AI EDA 工具集成到現(xiàn)有的芯片設(shè)計(jì)流程中是一個(gè)復(fù)雜的過程?，F(xiàn)有的設(shè)計(jì)流程通常已經(jīng)成熟和穩(wěn)定，工程師對(duì)傳統(tǒng)的設(shè)計(jì)方法和工具也已經(jīng)非常熟悉。AI EDA 工具需要與現(xiàn)有的設(shè)計(jì)工具、流程和數(shù)據(jù)格式兼容，同時(shí)還要能夠無縫地融入到整個(gè)設(shè)計(jì)流程中，這需要解決許多技術(shù)問題和流程協(xié)調(diào)問題。此外，工程師也需要花費(fèi)時(shí)間學(xué)習(xí)和適應(yīng)新的 AI EDA 工具，這可能會(huì)增加一定的學(xué)習(xí)成本和過渡時(shí)間。
五、AI EDA 的未來發(fā)展趨勢(shì)
（一）更深度的 AI 技術(shù)融合
未來，AI EDA 將進(jìn)一步深化與人工智能技術(shù)的融合。除了現(xiàn)有的機(jī)器學(xué)習(xí)和深度學(xué)習(xí)技術(shù)外，還將引入更多先進(jìn)的 AI 技術(shù)，如強(qiáng)化學(xué)習(xí)、遷移學(xué)習(xí)和生成對(duì)抗網(wǎng)絡(luò)（GAN）等。強(qiáng)化學(xué)習(xí)可以用于優(yōu)化芯片設(shè)計(jì)的決策過程，通過與環(huán)境的交互學(xué)習(xí)最優(yōu)的設(shè)計(jì)策略；遷移學(xué)習(xí)可以將已有的知識(shí)和經(jīng)驗(yàn)遷移到新的設(shè)計(jì)任務(wù)中，提高模型的泛化能力和學(xué)習(xí)效率；GAN 可以用于生成高質(zhì)量的設(shè)計(jì)數(shù)據(jù)，解決數(shù)據(jù)不足的問題。這些技術(shù)的融合將進(jìn)一步提升 AI EDA 的性能和功能，使其能夠更好地應(yīng)對(duì)復(fù)雜的芯片設(shè)計(jì)挑戰(zhàn)。
（二）系統(tǒng)級(jí)設(shè)計(jì)優(yōu)化
隨著芯片設(shè)計(jì)的復(fù)雜性不斷增加，未來的 AI EDA 將更加注重系統(tǒng)級(jí)設(shè)計(jì)優(yōu)化。芯片不再是一個(gè)孤立的組件，而是與系統(tǒng)中的其他組件緊密相連。AI EDA 工具將能夠從系統(tǒng)級(jí)的角度出發(fā)，綜合考慮芯片與系統(tǒng)之間的交互和協(xié)同作用，實(shí)現(xiàn)整體系統(tǒng)的優(yōu)化。例如，在汽車電子系統(tǒng)中，AI EDA 工具可以同時(shí)優(yōu)化芯片的性能、功耗和可靠性，以及芯片與傳感器、執(zhí)行器和通信模塊之間的接口和通信協(xié)議，從而提高整個(gè)系統(tǒng)的性能和效率。
AI EDA 的計(jì)算需求通常很高，尤其是對(duì)于大規(guī)模的深度學(xué)習(xí)模型。未來，AI EDA 將更多地依賴于云平臺(tái)的強(qiáng)大計(jì)算能力，通過云計(jì)算資源實(shí)現(xiàn)快速的模型訓(xùn)練和設(shè)計(jì)優(yōu)化。同時(shí)，隨著邊緣計(jì)算技術(shù)的發(fā)展，AI EDA 也將逐漸向邊緣計(jì)算設(shè)備擴(kuò)展。邊緣計(jì)算可以在靠近數(shù)據(jù)源的地方進(jìn)行數(shù)據(jù)處理和分析，減少數(shù)據(jù)傳輸延遲，提高設(shè)計(jì)效率。例如，在物聯(lián)網(wǎng)芯片設(shè)計(jì)中，邊緣計(jì)算設(shè)備可以實(shí)時(shí)收集傳感器數(shù)據(jù)，并利用 AI EDA 工具進(jìn)行初步的設(shè)計(jì)優(yōu)化和驗(yàn)證，然后將優(yōu)化后的設(shè)計(jì)結(jié)果傳輸?shù)皆贫诉M(jìn)行進(jìn)一步的處理和分析。
六、市場(chǎng)上的AI EDA tool
包括但不限于如下工具。
（一）Synopsys AI EDA
VSO.ai?（驗(yàn)證空間優(yōu)化）：業(yè)界首個(gè)人工智能驅(qū)動(dòng)的驗(yàn)證解決方案，幫助驗(yàn)證團(tuán)隊(duì)更快、更高質(zhì)量地實(shí)現(xiàn)覆蓋收斂。通過機(jī)器學(xué)習(xí)技術(shù)識(shí)別和消除回歸中的冗余，自動(dòng)進(jìn)行覆蓋率根本原因分析，并從RTL和激勵(lì)中推斷覆蓋率，以識(shí)別覆蓋率差距并提供覆蓋率指導(dǎo)。
DSO.ai：業(yè)界首款用于芯片設(shè)計(jì)的自主人工智能應(yīng)用，可在芯片設(shè)計(jì)的超大解決方案空間中搜索優(yōu)化目標(biāo)，利用強(qiáng)化學(xué)習(xí)優(yōu)化功耗、性能和面積（PPA）。RTL-to-GDSII全流程優(yōu)化可釋放邏輯域和物理域的PPA潛力，突破性的強(qiáng)化學(xué)習(xí)引擎可以探索數(shù)萬億個(gè)設(shè)計(jì)方案，這些模型在整個(gè)設(shè)計(jì)周期中持續(xù)訓(xùn)練并加速收斂，從而影響迭代設(shè)計(jì)的效率和生產(chǎn)力。
TSO.ai：業(yè)界首個(gè)用于半導(dǎo)體測(cè)試的自主人工智能應(yīng)用，可最大限度地降低測(cè)試成本，縮短當(dāng)今復(fù)雜設(shè)計(jì)的上市時(shí)間。TSO.ai可在大型測(cè)試搜索空間中自動(dòng)搜索最佳解決方案，以最大限度地減少模式數(shù)量和ATPG的周轉(zhuǎn)時(shí)間，從而大幅降低測(cè)試成本并減少取得成果的時(shí)間。
ASO.ai：帶來了一套豐富的人工智能模擬自動(dòng)化功能和解決方案，以提高模擬設(shè)計(jì)、仿真、驗(yàn)證和實(shí)現(xiàn)工作流程的生產(chǎn)率。包括模擬設(shè)計(jì)遷移、布局感知設(shè)計(jì)優(yōu)化和智能仿真分析等功能，可幫助模擬設(shè)計(jì)團(tuán)隊(duì)重新利用數(shù)十年的知識(shí)和經(jīng)驗(yàn)來開發(fā)最先進(jìn)的模擬IP。
（二）Cadence AI EDA
Cerebrus：一種革命性的人工智能驅(qū)動(dòng)的IC設(shè)計(jì)流程自動(dòng)優(yōu)化方法。工程師指定設(shè)計(jì)目標(biāo)，Cerebrus的生成式人工智能功能將智能優(yōu)化設(shè)計(jì)，以完全自動(dòng)化的方式滿足功耗、性能和面積（PPA）目標(biāo)。
Virtuoso Studio：新推出的從底層重新優(yōu)化的模擬平臺(tái)，集成了AI工具以助力模擬的研發(fā)，進(jìn)一步鞏固了Cadence在模擬IC領(lǐng)域的領(lǐng)先地位。
Verisium：Debug驗(yàn)證系統(tǒng)平臺(tái)，內(nèi)部集成了Debug工具、Manager、AutoTriage、SemanticDiff、WaveMiner、PinDown等工具。其中，PinDown與Cadence JedAI平臺(tái)和行業(yè)標(biāo)準(zhǔn)修訂控制系統(tǒng)集成，建立源代碼變更、測(cè)試報(bào)告和日志文件的人工智能模型，以預(yù)測(cè)哪些源代碼檢入最有可能導(dǎo)致故障；SemanticDiff提供一種算法解決方案，用于比較IP或SoC的多個(gè)源代碼修訂版本，對(duì)這些修訂版本進(jìn)行分類，并對(duì)哪些更新對(duì)系統(tǒng)行為的破壞性最大進(jìn)行排序，以幫助找出潛在的漏洞點(diǎn)。
Vmanager ：一款功能強(qiáng)大的驗(yàn)證管理工具，主要用于芯片設(shè)計(jì)的功能驗(yàn)證。它支持多種驗(yàn)證工具（如 IRUN、PXP、Formal 等），能夠自動(dòng)運(yùn)行回歸測(cè)試并收集結(jié)果。Vmanager 提供了詳細(xì)的回歸分析功能，包括測(cè)試用例的成功與失敗狀態(tài)，以及覆蓋率數(shù)據(jù)的收集和分析，并將這些數(shù)據(jù)反標(biāo)到驗(yàn)證計(jì)劃（Vplan）中，實(shí)現(xiàn)驗(yàn)證進(jìn)度的可視化。它支持 Client-Server 模式，方便團(tuán)隊(duì)集中管理數(shù)據(jù)和實(shí)時(shí)監(jiān)控驗(yàn)證狀態(tài)，支持單項(xiàng)目和多項(xiàng)目模式，適用于不同規(guī)模的驗(yàn)證需求。通過 Vmanager，團(tuán)隊(duì)可以更高效地管理驗(yàn)證流程，確保驗(yàn)證的完備性和快速收斂。
（三）Siemens AI EDA
Calibre?設(shè)計(jì)和制造解決方案：利用AI提供更快速和準(zhǔn)確的DRC（設(shè)計(jì)規(guī)則檢查）、LVS（版圖與原理圖對(duì)比）、PEX（寄生參數(shù)提?。?、DFM（設(shè)計(jì)制造協(xié)同）、REL（可靠性）檢查、良率分析和可靠性優(yōu)化，以及光刻建模、RET（分辨率增強(qiáng)技術(shù)）和OPC（光學(xué)鄰近校正）。這些功能加速了從設(shè)計(jì)到大批量制造的新產(chǎn)品導(dǎo)入（NPI）過程。
Veloce仿真結(jié)合AI功耗模型：提供比傳統(tǒng)流程快多個(gè)數(shù)量級(jí)的高精度RTL（寄存器傳輸級(jí)）設(shè)計(jì)功耗估算，幫助工程師在設(shè)計(jì)早期階段更準(zhǔn)確地評(píng)估和優(yōu)化芯片的功耗性能。
Questa? Verification IQ：用于數(shù)字驗(yàn)證，通過AI技術(shù)使覆蓋率收斂速度更快，提高驗(yàn)證效率，減少驗(yàn)證時(shí)間和資源消耗。
Solido? Characterization Suite和Solido? Design Environment：能夠在數(shù)量級(jí)減少驗(yàn)證量的情況下獲得相同質(zhì)量的結(jié)果，通過AI算法優(yōu)化設(shè)計(jì)空間探索，提供更高效的設(shè)計(jì)和驗(yàn)證流程。
Xpedition?、HyperLynx?和PADS Pro?：在設(shè)計(jì)PCB（印刷電路板）時(shí)借助即時(shí)機(jī)器學(xué)習(xí)模型，根據(jù)上一個(gè)指令預(yù)測(cè)下一個(gè)指令，提高設(shè)計(jì)效率和準(zhǔn)確性。
AI驅(qū)動(dòng)的Solido自定義驗(yàn)證工具：對(duì)模擬IC進(jìn)行更快速、更準(zhǔn)確的設(shè)計(jì)、驗(yàn)證和仿真，利用AI技術(shù)減少重復(fù)工作和提高設(shè)計(jì)質(zhì)量。
AI驅(qū)動(dòng)的Questa驗(yàn)證平臺(tái)：通過AI技術(shù)減少所需的測(cè)試量，從而縮短驗(yàn)證收斂時(shí)間，提高驗(yàn)證效率。
Siemens Xcelerator開放式數(shù)字商業(yè)平臺(tái)：提供生產(chǎn)級(jí)、行業(yè)驗(yàn)證的平臺(tái)，幫助客戶創(chuàng)建自己的可擴(kuò)展EDA AI和相關(guān)流程?；谠撈脚_(tái)構(gòu)建的自定義AI應(yīng)用能夠確?？沈?yàn)證性，這對(duì)于處理極低故障率（如PPB或PPT級(jí)別）尤為重要。
（四）芯行紀(jì)科技有限公司
AmazeFP：智能布局規(guī)劃工具，對(duì)于AI技術(shù)的應(yīng)用及云原生特性表現(xiàn)出色，能夠?yàn)樾酒O(shè)計(jì)提供高效的floorplan解決方案。
AmazeSys：與AmazeFP等其他工具一起，構(gòu)成了一套完整的AI驅(qū)動(dòng)的芯片設(shè)計(jì)工具鏈，提升了芯片設(shè)計(jì)的整體效率和質(zhì)量。
AmazeECO：在芯片設(shè)計(jì)的生態(tài)系統(tǒng)優(yōu)化方面發(fā)揮作用，通過AI技術(shù)實(shí)現(xiàn)對(duì)芯片設(shè)計(jì)全流程的優(yōu)化和協(xié)同，提高設(shè)計(jì)效率和產(chǎn)品質(zhì)量。
AmazeDRCLite：為設(shè)計(jì)規(guī)則檢查（DRC）提供輕量級(jí)的AI解決方案，能夠快速準(zhǔn)確地識(shí)別設(shè)計(jì)中的違規(guī)項(xiàng)，幫助工程師及時(shí)修正問題，確保設(shè)計(jì)符合制造工藝的要求。
Amaze*-ME機(jī)器學(xué)習(xí)平臺(tái)：貫穿所有工具的機(jī)器學(xué)習(xí)平臺(tái)，為整個(gè)芯片設(shè)計(jì)流程提供了強(qiáng)大的AI支持，使得各工具之間能夠更好地協(xié)同工作，充分發(fā)揮AI技術(shù)的優(yōu)勢(shì)。
（五）廣立微電子股份有限公司
SemiMind平臺(tái)：接入DeepSeek，能夠?qū)崿F(xiàn)三方面功能：集成行業(yè)Know-how與海量工藝數(shù)據(jù)，構(gòu)建專業(yè)領(lǐng)域知識(shí)庫；支持用戶通過低代碼/無代碼的方式，快速搭建定制化功能模塊；智能化升級(jí)數(shù)據(jù)分析軟件平臺(tái)，提供個(gè)性化的推薦、自動(dòng)化的流程管理以及實(shí)時(shí)的數(shù)據(jù)分析。
（六）億靈思（eLinx）
FPGA芯片設(shè)計(jì)EDA軟件：接入DeepSeek后，支持快速生成FPGA功能模塊、精確識(shí)別代碼語法和邏輯錯(cuò)誤、提升代碼性能三個(gè)主要功能。
（七）黛西軟件
國產(chǎn)工業(yè)軟件企業(yè)：與DeepSeek大模型、通義千問達(dá)成深度技術(shù)融合，將支持通過復(fù)雜數(shù)據(jù)分析與預(yù)測(cè)模型優(yōu)化仿真參數(shù)設(shè)計(jì)、減少試錯(cuò)成本。例如在汽車碰撞仿真中，AI自動(dòng)推薦最優(yōu)材料組合方案，縮短了驗(yàn)證周期。此外，該合作還將支持跨學(xué)科仿真，自動(dòng)識(shí)別多學(xué)科仿真沖突（如結(jié)構(gòu)強(qiáng)度與熱力學(xué)矛盾）并提供優(yōu)化建議。
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