數(shù)字頻率計(jì)verilog代碼Basys3開發(fā)板驗(yàn)證vivado軟件

名稱：數(shù)字頻率計(jì)verilog代碼Basys3開發(fā)板驗(yàn)證vivado軟件（代碼在文末下載）

軟件：VIVADO

語言：Verilog

代碼功能：

數(shù)字頻率計(jì)設(shè)計(jì)要求：

1、四位十進(jìn)制數(shù)字顯示的數(shù)學(xué)式頻率計(jì)，其頻率測(cè)量范圍為1~9999Hz，測(cè)量單位為Hz。

2、使用直接測(cè)頻法，閘門時(shí)間為1秒。

3、使用開發(fā)板上的4個(gè)數(shù)碼管顯示頻率。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在Basys3開發(fā)板驗(yàn)證，開發(fā)板如下，其他開發(fā)板可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. 管腳分配

5. RTL圖

6. 頻率計(jì)計(jì)數(shù)器模塊testbench

7. 頻率計(jì)計(jì)數(shù)器模塊仿真圖

部分代碼展示:

`timescale?1ns?/?1ps
//////////////////////////////////////////////////////////////////////////////////
//頂層模塊
//頻率計(jì)測(cè)試
module?frequency_test(
input?clk,//100MHz
input?signal_in,//待測(cè)信號(hào)輸入
output?[3:0]?bit_select,//數(shù)碼管位選
output?[7:0]?lednum_select//數(shù)碼管段選
????);
wire?[15:0]?count_num;//輸出計(jì)數(shù)值
wire?clr;//清零
wire?latch;//鎖存
wire?enable;//使能
//控制模塊
div_ctrl?i_div_ctrl(
.?clk(clk),//100MHz
.?clr(clr),//清零
.?latch(latch),//鎖存
.?enable(enable)//使能
????);
//頻率計(jì)數(shù)器模塊
counter?i_counter(
.?count_clk(signal_in),//待測(cè)信號(hào)輸入
.?clr(clr),//清零
.?latch(latch),//鎖存
.?enable(enable),//使能
.?count_num(count_num)//輸出計(jì)數(shù)值
????);
?
//顯示模塊
display_num?i_display_num(
.?clk(clk),
.?count_num(count_num),//輸出計(jì)數(shù)值
.?bit_select(bit_select),//數(shù)碼管位選
.?lednum_select(lednum_select)//數(shù)碼管段選
????);??
endmodule

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=301