2ASK調(diào)制解調(diào)VHDL代碼

2ASK調(diào)制VHDL

名稱：2ASK調(diào)制解調(diào)VHDL（代碼在文末付費(fèi)下載）

軟件：Quartus

語(yǔ)言：VHDL

要求：實(shí)現(xiàn)2ASK調(diào)制并進(jìn)行解調(diào)

演示視頻：

設(shè)計(jì)文檔(文檔點(diǎn)擊可下載)：

頂層代碼：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;

--2ASK調(diào)制解調(diào)

ENTITY TWO_ASK IS

PORT (

sys_clock? ? : IN STD_LOGIC;--輸入時(shí)鐘

reset_p? ? : IN STD_LOGIC;--復(fù)位,高電平復(fù)位

tiaozhi_data? : IN STD_LOGIC;--輸入調(diào)制信號(hào)

jietiao_data? ? ?: OUT STD_LOGIC--輸出解調(diào)信號(hào)

);

END TWO_ASK;

ARCHITECTURE behave OF TWO_ASK IS

--2ASK調(diào)制模塊

COMPONENT tiaozhi IS

PORT (

sys_clock? ? : IN STD_LOGIC;--系統(tǒng)時(shí)鐘

reset_p? ? : IN STD_LOGIC;--復(fù)位,高電平復(fù)位

tiaozhi_data? : IN STD_LOGIC;--輸入調(diào)制信號(hào)

ASK_data? ? ?: OUT STD_LOGIC--輸出ASK信號(hào)

);

END COMPONENT;

--2ASK解調(diào)模塊

COMPONENT jietiao IS

PORT (

sys_clock? ? ?: IN STD_LOGIC;--輸入時(shí)鐘

reset_p? ? ?: IN STD_LOGIC;--復(fù)位,高電平復(fù)位

ASK_data? ? ? : IN STD_LOGIC;--輸入ASK信號(hào)

jietiao_data? : OUT STD_LOGIC--輸出解調(diào)信號(hào)

);

END COMPONENT;

SIGNAL ASK_data? ? : STD_LOGIC := '0';--ASK信號(hào)

BEGIN

--例化調(diào)制模塊

i_tiaozhi : tiaozhi

PORT MAP (

sys_clock? ?=> sys_clock,

reset_p? ?=> reset_p,--高電平復(fù)位

tiaozhi_data? => tiaozhi_data,--輸入調(diào)制信號(hào)

ASK_data? ?=> ASK_data--輸出ASK信號(hào)

);

--例化解調(diào)模塊

i_jietiao : jietiao

PORT MAP (

sys_clock? ?=> sys_clock,

reset_p? ?=> reset_p,--高電平復(fù)位

jietiao_data? => jietiao_data,--輸出解調(diào)信號(hào)

ASK_data? ?=> ASK_data--輸入ASK信號(hào)

);

END behave;

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