芯片后端設(shè)計(jì)中常用的軟件和工具

? 一、什么是芯片后端設(shè)計(jì)？

芯片后端設(shè)計(jì)，又稱(chēng)物理設(shè)計(jì)，是從邏輯設(shè)計(jì)（即前端）得到的門(mén)級(jí)網(wǎng)表出發(fā)，逐步實(shí)現(xiàn)成可以制造的芯片版圖（layout）。其本質(zhì)任務(wù)是將電路“落地”：將功能邏輯準(zhǔn)確、安全地“布”在硅片上，同時(shí)滿足時(shí)序、電源、面積、功耗等各種物理約束。

通俗類(lèi)比：前端設(shè)計(jì)像是在“寫(xiě)劇本和搭建人物關(guān)系”，而后端設(shè)計(jì)是“導(dǎo)演把劇本拍成電影”，不僅要真實(shí)再現(xiàn)劇情，還要考慮拍攝場(chǎng)地、演員調(diào)度、燈光布置等現(xiàn)實(shí)約束。

? 二、后端設(shè)計(jì)完整流程及主要工具

1. DFT（Design for Test）可測(cè)性設(shè)計(jì)

目的：在芯片設(shè)計(jì)階段就預(yù)留測(cè)試結(jié)構(gòu)，便于未來(lái)芯片量產(chǎn)測(cè)試，提高良率。

關(guān)鍵任務(wù)：

插入掃描鏈（Scan Chain）用于控制/觀察寄存器狀態(tài)。

添加內(nèi)存測(cè)試電路（MBIST）。

布局測(cè)試引腳（JTAG、BSCAN）。

常用工具：

Synopsys：

DFT Compiler（掃描鏈插入）

TetraMAX（ATPG 模式生成）

Mentor Tessent：

MBISTArchitect（內(nèi)存測(cè)試結(jié)構(gòu)）

TestKompress（測(cè)試向量壓縮）

Cadence Modus（集成DFT、BIST及ATPG）

類(lèi)比：DFT 就像在汽車(chē)制造前安裝了“自檢系統(tǒng)”，方便日后維修保養(yǎng)。

2. Floorplanning（布局規(guī)劃）

目的：確定芯片中各個(gè)模塊（IP、RAM、IO等）的大致位置。

關(guān)鍵任務(wù)：

定義芯片邊界與IO排列。

確定核心區(qū)域（Core）、宏單元（Macro）、通道等區(qū)域。

設(shè)定電源規(guī)劃（Power Planning）。

常用工具：

Cadence Innovus（原Encounter）

Synopsys IC Compiler II

Mentor Olympus-SoC

類(lèi)比：Floorplan 就像城市規(guī)劃，把住宅、學(xué)校、醫(yī)院、馬路在地圖上合理安排。

3. Placement（標(biāo)準(zhǔn)單元放置）

目的：將成千上萬(wàn)的標(biāo)準(zhǔn)單元（邏輯門(mén)、觸發(fā)器等）根據(jù)網(wǎng)表合理地放置在芯片核心區(qū)。

關(guān)鍵任務(wù)：

單元優(yōu)化放置，減少連線長(zhǎng)度。

預(yù)優(yōu)化擁塞與功耗。

留出空白區(qū)域用于時(shí)鐘樹(shù)和布線。

常用工具：

Cadence Innovus

Synopsys IC Compiler II

Siemens Aprisa（Mentor）

類(lèi)比：像在城市中安排建筑的實(shí)際位置，既要考慮空間，又要兼顧交通和資源供給。

4. CTS（Clock Tree Synthesis）時(shí)鐘樹(shù)綜合

目的：構(gòu)建一個(gè)對(duì)稱(chēng)、均衡、低偏差的時(shí)鐘分布網(wǎng)絡(luò)，確保各寄存器同步觸發(fā)。

關(guān)鍵任務(wù)：

最小化時(shí)鐘偏斜（Skew）。

控制插入延遲（Insertion Delay）。

支持多域時(shí)鐘、多源同步等復(fù)雜時(shí)鐘設(shè)計(jì)。

常用工具：

Cadence Innovus（CT-Gen引擎）

Synopsys IC Compiler II（Clock Tree Compiler）

Siemens Olympus-CTS

類(lèi)比：CTS 像給整個(gè)城市布設(shè)水管主干網(wǎng)，必須讓水壓分布均衡，不能讓某些區(qū)域水太慢或太快。

5.

Routing

（布線）

目的：為電路中所有邏輯連接建立實(shí)際的金屬走線，實(shí)現(xiàn)從網(wǎng)表到版圖的轉(zhuǎn)換。

關(guān)鍵任務(wù)：

精確走線（遵守線寬、間距、金屬層等設(shè)計(jì)規(guī)則）。

優(yōu)化擁塞、交叉干擾（crosstalk）。

支持多層布線，合理使用 vias。

常用工具：

Cadence Innovus

Synopsys IC Compiler II

Siemens Aprisa / Mentor Nitro-SoC

類(lèi)比：像在城市中鋪設(shè)道路、電纜，把所有建筑都用通信和電力線路連起來(lái)。

6. 寄生參數(shù)提?。≒arasitic Extraction）

目的：提取走線、電容、電阻等寄生效應(yīng)，為后續(xù)的精確時(shí)序仿真與信號(hào)完整性分析提供數(shù)據(jù)。

關(guān)鍵任務(wù)：

RC 網(wǎng)絡(luò)建模（R：電阻，C：電容）。

考慮電源噪聲、耦合效應(yīng)。

提供后仿真所需的 SDF/ SPEF 文件。

常用工具：

Synopsys StarRC

Cadence Quantus

Mentor Calibre xRC

類(lèi)比：這是把布好的電線、電纜進(jìn)行電性能測(cè)量，看看實(shí)際電壓、電流是否可靠。

7. 時(shí)序簽核（Sign-off STA）

目的：結(jié)合寄生參數(shù)，對(duì)整個(gè)芯片進(jìn)行靜態(tài)時(shí)序分析，確認(rèn)無(wú)時(shí)序違例。

關(guān)鍵任務(wù)：

檢查 Setup / Hold 違例。

多模式多角度（MMMC）簽核。

支持動(dòng)態(tài)電壓頻率調(diào)整（DVFS）場(chǎng)景。

常用工具：

Synopsys PrimeTime

Cadence Tempus

Siemens Aegis STA

8. 物理驗(yàn)證（DRC/LVS）

目的：確保布局滿足制造工藝要求，且邏輯電路與實(shí)際布線電路一致。

關(guān)鍵任務(wù)：

DRC（設(shè)計(jì)規(guī)則檢查）：檢查線寬、線距、過(guò)孔等是否滿足工藝規(guī)范。

LVS（電路對(duì)比驗(yàn)證）：版圖與門(mén)級(jí)網(wǎng)表功能是否一致。

支持圖形可視化調(diào)試。

常用工具：

Mentor Calibre（工業(yè)標(biāo)準(zhǔn)）

Synopsys Hercules

Cadence Pegasus / Assura / Dracula

類(lèi)比：DRC/LVS 就像蓋房驗(yàn)收——檢查電線、電路是否符合國(guó)家標(biāo)準(zhǔn)并與圖紙一致。

9. 后仿真（Post-layout Simulation）

目的：驗(yàn)證布線和寄生效應(yīng)是否影響功能時(shí)序，確?！罢鎸?shí)電路”仍然工作正常。

關(guān)鍵任務(wù)：

使用SDF文件添加真實(shí)延遲。

運(yùn)行Verilog/VHDL仿真。

檢查波形是否仍然符合預(yù)期。

仿真工具：與前仿真相同

Modelsim（Mentor）

VCS（Synopsys）

NC-Verilog（Cadence）

10. GDSII 生成與流片交付

目的：將最終版圖輸出為 GDSII 格式，交由晶圓廠（Foundry）制造。

關(guān)鍵任務(wù)：

封裝 GDS 文件（包含所有層次與圖層）。

提供工藝參數(shù)文件（.lef/.lib/.tf）。

與Foundry溝通流片批次與光罩制作。

? 三、后端工具總結(jié)表

? 四、總結(jié)

芯片后端設(shè)計(jì)是從“邏輯”到“物理”的關(guān)鍵橋梁，需要多種工具協(xié)同工作完成布局、布線、時(shí)鐘布網(wǎng)、驗(yàn)證等關(guān)鍵步驟，最終交付可以交由工廠制造的高質(zhì)量芯片版圖文件。每一個(gè)階段的工具都精細(xì)分工，協(xié)同運(yùn)作，構(gòu)建起整個(gè)物理實(shí)現(xiàn)的工程體系。