FIR低通濾波器設(shè)計(jì)VHDL代碼Quartus仿真

名稱：FIR低通濾波器設(shè)計(jì)VHDL代碼Quartus仿真

軟件：Quartus

語言：VHDL

代碼功能：

FIR低通濾波器設(shè)計(jì)：

1、要求濾波器截止頻率1KHz，采樣頻率5KHz。

2、系統(tǒng)時(shí)鐘50mHz。

3、生成帶噪聲的波形進(jìn)行濾波功能的驗(yàn)證。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. Testbench

6. 仿真圖

部分代碼展示:

LIBRARY?ieee;
???USE?ieee.std_logic_1164.all;
???USE?ieee.std_logic_unsigned.all;
ENTITY?fenpin?IS
???PORT?(
??????clk??????:?IN?STD_LOGIC;
??????reset_n??:?IN?STD_LOGIC;
??????
??????clk_out??:?OUT?STD_LOGIC
???);
END?fenpin;
ARCHITECTURE?trans?OF?fenpin?IS
???
???SIGNAL?cnt???????????:?STD_LOGIC_VECTOR(17?DOWNTO?0);
???
???--?Declare?intermediate?signals?for?referenced?outputs
???SIGNAL?clk_out_xhdl0?:?STD_LOGIC;
BEGIN
???--?Drive?referenced?outputs
???clk_out?<=?clk_out_xhdl0;

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