基于Basys2開(kāi)發(fā)板的7人表決器verilog代碼

名稱：基于Basys2開(kāi)發(fā)板的7人表決器verilog代碼（代碼在文末下載）

軟件：ISE

語(yǔ)言：Verilog

代碼功能：

設(shè)計(jì)一個(gè)7人表決器：

1、7人表決，同意者大于3則表決通過(guò)。

2、通過(guò)數(shù)碼管顯示贊成人數(shù)、反對(duì)人數(shù)。

3、在開(kāi)發(fā)板上進(jìn)行驗(yàn)證。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在Basys2開(kāi)發(fā)板驗(yàn)證，開(kāi)發(fā)板如下，其他開(kāi)發(fā)板可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 管腳約束

4. 程序編譯

5. RTL圖

整體框圖

模塊連接圖

單模塊

6. Testbench

7. 仿真圖

7.1 整體仿真圖

7.2 div_to_100模塊

7.3 biaojue_mod模塊

7.4 shumaguan模塊

部分代碼展示:

module?biaojueqi(
input?clk_50,//50M時(shí)鐘
input?key_1,//1~7表決按鍵
input?key_2,//1~7表決按鍵
input?key_3,//1~7表決按鍵
input?key_4,//1~7表決按鍵
input?key_5,//1~7表決按鍵
input?key_6,//1~7表決按鍵
input?key_7,//1~7表決按鍵
output?result,//結(jié)果，同意者大于3則為1，否則為0
output?[3:0]?bit_select,//位選
output?[7:0]?dig_select//段選
????);
wire?clk_100Hz;
wire?[3:0]?agree_num;//同意人數(shù)
wire?[3:0]?agniast_num;?//反對(duì)人數(shù)
//分頻到100Hz模塊
div_to_100?i_div_to_100
(
.?clk_50(clk_50),//50M時(shí)鐘
.?clk_100Hz(clk_100Hz)//輸出100Hz
);
//表決模塊
biaojue_mod?i_biaojue_mod(
.?clk_100Hz(clk_100Hz),
.?key_1(key_1),//1~7表決按鍵
.?key_2(key_2),//1~7表決按鍵
.?key_3(key_3),//1~7表決按鍵
.?key_4(key_4),//1~7表決按鍵
.?key_5(key_5),//1~7表決按鍵
.?key_6(key_6),//1~7表決按鍵
.?key_7(key_7),//1~7表決按鍵
.?result(result),//結(jié)果，同意者大于3則為1，否則為0
.?agree_num(agree_num),//同意人數(shù)
.?agniast_num(agniast_num)?//反對(duì)人數(shù)
????);
//數(shù)碼管顯示模塊
shumaguan?i_shumaguan
(
.?clk_100Hz(clk_100Hz),//100Hz時(shí)鐘
.?agree_num(agree_num),//同意人數(shù)
.?agniast_num(agniast_num),?//反對(duì)人數(shù)
.?bit_select(bit_select),//位選
.?dig_select(dig_select)//段選
);
endmodule

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