在MOS晶體管中，什么是GIDL效應(yīng)？

柵感應(yīng)漏極漏電（GIDL，Gate-Induced Drain Leakage），MOS管的GIDL效應(yīng)是指在柵極電壓較高的情況下，絕緣層下的溝道區(qū)域會發(fā)生漏電現(xiàn)象的現(xiàn)象。這種現(xiàn)象是由于高電場導(dǎo)致絕緣層中的電子發(fā)生穿隧效應(yīng)，從而形成漏電流。柵致漏極泄漏(GIDL)電流已經(jīng)成為影響小尺寸 MOS 器件可靠性、功耗等方面的主要原因之一，它同時也對存儲器件的擦寫操作有重要影響。當(dāng)工藝進入超深亞微米時代后，由于器件尺寸日益縮小，GIDL 電流引發(fā)的眾多可靠性問題變得愈加嚴(yán)重。在半導(dǎo)體器件不斷向更小尺寸、更高性能發(fā)展的進程中，MOS 管作為集成電路的核心元件，其特性研究至關(guān)重要。

一、GIDL 效應(yīng)的物理起源

GIDL 效應(yīng)的本質(zhì)源于量子力學(xué)中的隧穿現(xiàn)象。當(dāng) MOS 管的柵極電壓與漏極電壓形成較大差值時，柵極下方會產(chǎn)生強大的電場。在該電場作用下，漏極附近半導(dǎo)體的能帶發(fā)生顯著彎曲，使得原本被禁帶隔離的價帶和導(dǎo)帶在空間上靠近。此時，價帶中的電子無需通過熱激發(fā)，便能憑借量子隧穿效應(yīng)，直接穿越禁帶進入導(dǎo)帶，形成額外的漏極電流，即 GIDL 電流。這種基于量子效應(yīng)的電流產(chǎn)生機制，與傳統(tǒng)的熱激發(fā)導(dǎo)電方式截然不同，是納米級 MOS 管中不可忽視的現(xiàn)象。

MOSFET 中引發(fā)靜態(tài)功耗的泄漏電流主要有:源到漏的亞閾泄漏電流，柵泄漏電流，發(fā)生在柵漏交疊區(qū)的柵致漏極泄漏 GIDL 電流，如圖所示。在這些泄漏電流中，在電路中器件處于關(guān)態(tài)或者處于等待狀態(tài)時，GIDL 電流在泄漏電流中占主導(dǎo)地位。GIDL 電流為柵致漏極泄漏電流，發(fā)生在柵漏交疊區(qū) MOSFET 這一重要區(qū)域。GIDL 電流測試機構(gòu)一般為柵控二極管 GD(gated-diode)結(jié)構(gòu)，測試GIDL 電流時，器件處于關(guān)態(tài)之中。當(dāng)柵漏交疊區(qū)處柵漏電壓 VG很大時，交疊區(qū)界面附近硅中電子在價帶和導(dǎo)帶之間發(fā)生帶帶隧穿形成電流，我們把這種電流稱之為 GIDL 隧穿電流。隨著柵氧化層越來越薄，GIDL 隧穿電流急劇增加。

二、影響 GIDL 效應(yīng)的關(guān)鍵因素

GIDL 效應(yīng)的強弱并非固定，而是受到多個器件參數(shù)和工作條件的影響。從器件結(jié)構(gòu)來看，柵氧化層厚度是關(guān)鍵因素之一。更薄的柵氧化層會增強柵極電場強度，加劇能帶彎曲程度，進而顯著增大 GIDL 電流；襯底摻雜濃度也起著重要作用，較高的摻雜濃度會改變半導(dǎo)體的能帶結(jié)構(gòu)，使得能帶更容易發(fā)生彎曲，從而增強 GIDL 效應(yīng)。在工作條件方面，漏極電壓的升高會直接增大柵漏之間的電場，為電子隧穿提供更有利的條件，導(dǎo)致 GIDL 電流明顯上升。

三、GIDL 效應(yīng)帶來的多重挑戰(zhàn)

GIDL 效應(yīng)給集成電路設(shè)計和應(yīng)用帶來諸多難題。在功耗層面，GIDL 電流作為額外的靜態(tài)功耗來源，在低電壓、低功耗的芯片設(shè)計中影響尤為突出，會大幅降低設(shè)備的電池續(xù)航能力，限制產(chǎn)品的使用時長；在性能方面，GIDL 效應(yīng)會導(dǎo)致 MOS 管的閾值電壓發(fā)生漂移，影響器件的開關(guān)特性，進而使電路的邏輯判斷出現(xiàn)偏差，嚴(yán)重時甚至導(dǎo)致整個芯片功能失效；從可靠性角度，長期存在的 GIDL 電流會加速器件老化，縮短芯片的使用壽命，增加產(chǎn)品的維護成本和故障風(fēng)險。

四、抑制 GIDL 效應(yīng)的有效策略

為應(yīng)對 GIDL 效應(yīng)帶來的挑戰(zhàn)，業(yè)界從器件結(jié)構(gòu)優(yōu)化和電路設(shè)計改進兩方面著手。在器件層面，采用高介電常數(shù)（高 k）柵介質(zhì)材料替換傳統(tǒng)二氧化硅，既能保持柵極電容，又能適當(dāng)增加?xùn)沤橘|(zhì)厚度，有效削弱柵極電場強度；調(diào)整襯底摻雜分布，降低漏極附近的摻雜濃度，可減少能帶彎曲程度，抑制 GIDL 電流產(chǎn)生。在電路設(shè)計方面，通過合理設(shè)置偏置電壓，避免出現(xiàn)過大的柵漏電壓差，能從源頭降低 GIDL 效應(yīng)的影響；采用先進的電路架構(gòu)和設(shè)計方法，也有助于提升電路對 GIDL 效應(yīng)的抗干擾能力。

歡迎大家交流，每日堅持分享芯片制造干貨，您的關(guān)注+點贊+在看?是我持續(xù)創(chuàng)作高質(zhì)量文章的動力，謝謝！