芯耀
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整個(gè)時(shí)鐘單元（clock unite）包含時(shí)鐘發(fā)生器（clock generator）和時(shí)鐘緩沖器（ clock?buffer）兩個(gè)主要的部分，接下來讓我們?cè)敿?xì)介紹一下它們。
一、時(shí)鐘發(fā)生器介紹
你是否曾遇到過需要多個(gè)不同頻率時(shí)鐘源的系統(tǒng)設(shè)計(jì)呢？要是有單個(gè)器件能同時(shí)為你生成所有這些時(shí)鐘源，那會(huì)怎樣呢？沒錯(cuò)，這樣的產(chǎn)品確實(shí)存在。它被稱為時(shí)鐘發(fā)生器，這也是本篇文章的主題。
例如，像網(wǎng)絡(luò)、工廠自動(dòng)化或醫(yī)學(xué)成像等系統(tǒng)，通常都需要不同的時(shí)鐘頻率。因此，電路板上會(huì)安裝多個(gè)振蕩器和（或）晶體，這就產(chǎn)生了許多潛在的故障點(diǎn)。使用時(shí)鐘發(fā)生器不僅能解決你的系統(tǒng)問題，還能提高可靠性，并簡(jiǎn)化物料清單（BOM）管理，因?yàn)橐粋€(gè)時(shí)鐘發(fā)生器可以替代多個(gè)分立的時(shí)鐘源。希望在看完本篇文章后，你將能夠?yàn)樽约旱脑O(shè)計(jì)選擇合適的時(shí)鐘發(fā)生器，并以正確的方式使用它。
雖然聽起來很簡(jiǎn)單，但壓控振蕩器（VCO）的頻率范圍是時(shí)鐘發(fā)生器的一個(gè)關(guān)鍵參數(shù)，因?yàn)樗鼪Q定了我們是否能夠一起生成所有的系統(tǒng)時(shí)鐘。通過計(jì)算所有所需時(shí)鐘頻率的最小公倍數(shù)，就可以得出所需的壓控振蕩器頻率。遺憾的是，有些情況下得出的壓控振蕩器頻率過高，不太現(xiàn)實(shí)。例如，在這兒所示的系統(tǒng)中，時(shí)鐘發(fā)生器的壓控振蕩器頻率至少會(huì)達(dá)到15GHz。
為了解決這個(gè)問題，人們可以選擇一個(gè)包含多個(gè)鎖相環(huán)/壓控振蕩器的時(shí)鐘發(fā)生器。然后，每個(gè)鎖相環(huán)/壓控振蕩器將負(fù)責(zé)處理所有處于相同頻率域的時(shí)鐘。解決這個(gè)問題的另一種方法是選擇一個(gè)帶有嵌入式分?jǐn)?shù)分頻器的時(shí)鐘發(fā)生器。分?jǐn)?shù)分頻器的分辨率將決定輸出時(shí)鐘的頻率精度。在這個(gè)例子中，輸出頻率比24MHz的目標(biāo)頻率低了50ppm。除了頻率精度之外，分?jǐn)?shù)分頻器還會(huì)產(chǎn)生額外的雜散信號(hào)。
為了生成純凈的輸出時(shí)鐘，鎖相環(huán)（PLL）環(huán)路濾波器的帶寬應(yīng)盡可能寬。通常，環(huán)路帶寬會(huì)高于100KHz。一般來說，對(duì)于帶寬較寬的濾波器，鑒相器頻率也應(yīng)該較高。鑒相器頻率較高還有另一個(gè)好處，那就是N分頻器的值會(huì)更小，這樣能很好地降低鎖相環(huán)噪聲。為了確定鑒相器的最大可能頻率，我們可以計(jì)算參考時(shí)鐘和壓控振蕩器之間的最大公因數(shù)。
在所示的例子中，輸入時(shí)鐘為25MHz，這樣鑒相器頻率最高可以達(dá)到25MHz。然而，如果輸入時(shí)鐘是24MHz，鑒相器的最高可能頻率就只有2MHz了。較低的鑒相器頻率可能也可行，但如果不行的話，你可以選擇一個(gè)帶有分?jǐn)?shù)N分頻鎖相環(huán)的時(shí)鐘發(fā)生器。
分?jǐn)?shù)N分頻鎖相環(huán)的一個(gè)缺點(diǎn)是分?jǐn)?shù)運(yùn)算單元可能會(huì)產(chǎn)生額外的雜散信號(hào)。通過精心設(shè)計(jì)，你可以將雜散信號(hào)推到更高的偏移頻率處，這樣它們就不會(huì)干擾系統(tǒng)性能了。
為了減少輻射發(fā)射，一些時(shí)鐘發(fā)生器支持?jǐn)U頻時(shí)鐘（SSC）技術(shù)。SSC即擴(kuò)頻時(shí)鐘，這是一種常見的降低電磁干擾（EMI）的技術(shù)。根據(jù)擴(kuò)展的程度，基頻tone會(huì)降低6dB或更多。調(diào)制深度和調(diào)制曲線通常是可配置的，這使得用戶能夠選擇合適的設(shè)置，使其符合系統(tǒng)頻譜模板限制。
時(shí)鐘發(fā)生器的一個(gè)獨(dú)特特性是集成了環(huán)路濾波器組件。環(huán)路濾波器通常是可配置的，以便提供一定的靈活性。這個(gè)特定的環(huán)路濾波器示例經(jīng)過設(shè)計(jì)，能使環(huán)路帶寬最大化。
當(dāng)時(shí)鐘發(fā)生器只需通過串行外設(shè)接口（SPI）或集成電路總線（I2C）對(duì)幾個(gè)寄存器進(jìn)行編程就能改變頻率時(shí)，它的靈活性會(huì)帶來極大的便利。通常，你會(huì)在時(shí)鐘發(fā)生器中發(fā)現(xiàn)集成的非易失性存儲(chǔ)器，比如EEPROM。在某些應(yīng)用場(chǎng)景中，如果沒有微控制器或FPGA在啟動(dòng)前對(duì)時(shí)鐘發(fā)生器進(jìn)行編程和配置，EEPROM就能派上用場(chǎng)。人們還能找到支持引腳模式的時(shí)鐘發(fā)生器，用戶可以通過引腳連接從幾種預(yù)定義的配置中選擇一種。
較新的時(shí)鐘發(fā)生器器件通常會(huì)支持各種電源電壓，并允許為不同的功能模塊提供不同的電源電壓。工業(yè)級(jí)溫度的時(shí)鐘發(fā)生器也非常受歡迎。對(duì)于惡劣環(huán)境下的應(yīng)用，有汽車級(jí)的時(shí)鐘發(fā)生器，其工作溫度最高可達(dá)125℃。
到目前為止，我們還沒有過多地討論抖動(dòng)性能。并非每個(gè)時(shí)鐘發(fā)生器的設(shè)計(jì)都需要達(dá)到業(yè)界領(lǐng)先的抖動(dòng)性能（小于50fs），盡管設(shè)計(jì)裕度大總是件好事。一般來說，就抖動(dòng)性能而言，時(shí)鐘發(fā)生器有兩種類型：通用型和高性能型。通用型時(shí)鐘發(fā)生器易于使用，可替代晶體和振蕩器，并且集成了EEPROM、LDO、擴(kuò)頻功能等等。它們適用于生成CPU或內(nèi)存時(shí)鐘以及諸如外設(shè)部件互連高速總線（PCIE）等標(biāo)準(zhǔn)的接口時(shí)鐘的系統(tǒng)。
高性能時(shí)鐘發(fā)生器通常采用高速、低噪聲工藝制造，因此它們能夠?qū)崿F(xiàn)均方根抖動(dòng)小于300fs的性能。這些器件適用于需要10Gbps、25Gbps甚至更高數(shù)據(jù)速率的高性能系統(tǒng)。
二、時(shí)鐘緩沖器（Buffer）介紹
時(shí)鐘緩沖器是最常見的電路之一，幾乎在任何電子系統(tǒng)中都能找到，從你口袋里的手機(jī)到遙遠(yuǎn)太空中的衛(wèi)星。這張方框圖展示了時(shí)鐘緩沖器的基本概念，即接受一個(gè)輸入信號(hào)，并在其輸出端分配多個(gè)相同的輸入信號(hào)副本。
從很高的層面來講，時(shí)鐘緩沖器可以分為三個(gè)部分：輸入、分配和輸出。緩沖器可能包括一個(gè)邏輯控制模塊，用于實(shí)現(xiàn)一些可選功能，比如輸出通道的使能/禁用、輸入或者設(shè)備配置。讓我們來探究一下在緩沖器中需要關(guān)注哪些關(guān)鍵參數(shù)。
緩沖器的電源通常有兩種類型：?jiǎn)坞娫椿螂p電源。單電源只需要一個(gè)VDD電源域，例如3.3V、2.5V或1.8V。然而，單一的VDD電源軌可能會(huì)使從輸入到輸出的電平轉(zhuǎn)換變得困難。
雙電源分為核心電源和輸出電源，這為電平轉(zhuǎn)換提供了優(yōu)勢(shì)，同時(shí)也能在輸入和輸出之間實(shí)現(xiàn)更好的隔離。使用雙電源的缺點(diǎn)是它需要多個(gè)VDD電源域，并且兩個(gè)電源域都需要進(jìn)行電源濾波，尤其是對(duì)于對(duì)性能敏感的應(yīng)用來說。使用雙電源的缺點(diǎn)是它需要多個(gè)VDD電源域，并且兩個(gè)電源域都需要進(jìn)行電源濾波，尤其是對(duì)于對(duì)性能敏感的應(yīng)用來說。
時(shí)鐘緩沖器可以接受單端信號(hào)或差分信號(hào)，或者兩者都能接受。單端信號(hào)中最常見的類型是CMOS）信號(hào)。對(duì)于差分信號(hào)，你會(huì)看到多種應(yīng)用，如LVDS）、HCSL、CML、LVPECL。單端時(shí)鐘緩沖器的走線更容易，并且通常需要的終端電阻較少，但抗噪聲能力可能較差。來自其他信號(hào)或接地的噪聲很容易耦合到信號(hào)路徑中，從而降低性能。差分信號(hào)本質(zhì)上能夠抑制共模噪聲，并且天生就能消除偶次諧波。
PCB設(shè)計(jì)師在布線時(shí)確實(shí)需要更加小心，以確保差分走線匹配，從而實(shí)現(xiàn)最佳的抗噪聲能力。通用緩沖器是另一種多功能的選擇，它能夠輸入和輸出單端和差分兩種格式的信號(hào)，但代價(jià)是需要一些額外的內(nèi)部電路。
對(duì)于單端時(shí)鐘輸入，重要的規(guī)格包括VIH（表示邏輯高電平）和VIL（表示邏輯低電平）。VIH和VIL之間的差值被定義為噪聲容限。這個(gè)容限越高，系統(tǒng)對(duì)噪聲事件的容忍度就越高。更快的邊沿或轉(zhuǎn)換速率也將改善單端和差分時(shí)鐘緩沖器中系統(tǒng)的抖動(dòng)性能。
對(duì)于差分時(shí)鐘輸入，也有類似的重要輸入電平規(guī)格，比如差分輸入電壓峰峰值或VICM（共模電壓），共模電壓設(shè)定了邏輯0和邏輯1之間的電壓閾值。對(duì)于時(shí)鐘輸出，重要的規(guī)格是VOH（輸出高電平）、VOL（輸出低電平），即輸出高電壓和低電壓閾值。對(duì)于差分時(shí)鐘緩沖器輸出，有VOUT差分峰峰值。就像輸入一樣，也定義了差分輸出的共模電壓，即VOS，也稱為C交叉或交流參考電壓。對(duì)于這兩種輸出類型，你都需要關(guān)注輸出阻抗ROUT，也就是從設(shè)備輸出端看進(jìn)去的阻抗。
對(duì)于CMOS單端信號(hào)，各種輸出電平在第一行中有所表示。不出所料，由于它是軌到軌擺動(dòng)，中間電壓是VDD的一半。對(duì)于LVDS差分信號(hào)類型，它通常在1.2V共模電壓附近有700mV的擺動(dòng)。
接下來是LVPECL差分信號(hào)，它的擺動(dòng)更大，并且輸出參考VDD的阻抗較低。如今，HCSL時(shí)鐘緩沖器在分配PCIe信號(hào)方面越來越受歡迎。HCSL波形的VOL為0V，也就是接地電平。
你可以找到許多類型的CML時(shí)鐘緩沖器，它們的輸出擺動(dòng)通常略有不同。緩沖器的輸出相位噪聲特性由輸入到緩沖器的相位噪聲和緩沖器本身的相位噪聲組成。左邊的圖是某款CMOS緩沖器的參考相位噪聲圖。右邊的圖是該設(shè)備的輸出相位噪聲圖。通過比較，我們可以看到附加抖動(dòng)可以忽略不計(jì)。
任何相位噪聲圖主要與兩種類型的噪聲相關(guān)：低頻偏移噪聲和寬帶熱噪聲。低頻偏移噪聲通常與閃爍噪聲相關(guān)，有時(shí)也稱為1/f噪聲，因?yàn)樗?a class="article-link" target="_blank" href="/baike/1571987.html">噪聲功率與頻率成反比。另一種重要的噪聲類型是熱噪聲，它具有均勻的噪聲功率譜。它與電阻、晶體管和其他類似元件相關(guān)。
緩沖器中的抖動(dòng)和相位噪聲敏感度會(huì)因信號(hào)擺幅和架構(gòu)的不同而有所差異。較高的輸入信號(hào)擺幅更好。輸入轉(zhuǎn)換速率越高，相位噪聲中的抖動(dòng)就越低。從系統(tǒng)層面來看，較高的輸出轉(zhuǎn)換速率對(duì)系統(tǒng)的抖動(dòng)和相位噪聲性能也更好。較高的輸出負(fù)載有時(shí)會(huì)降低性能。
這里的時(shí)鐘樹展示了一個(gè)典型的情況，在這種情況下可能會(huì)存在系統(tǒng)級(jí)的建立時(shí)間問題。從輸入到輸出的傳播延遲對(duì)于系統(tǒng)定時(shí)至關(guān)重要。較高的傳播延遲可能會(huì)導(dǎo)致更長(zhǎng)的建立時(shí)間，或者限制最大工作頻率。
在這里，我們看到了一張測(cè)量時(shí)鐘緩沖器輸入和輸出波形傳播延遲的示波器截圖。被測(cè)量的時(shí)鐘緩沖器是同相的。所以傳播延遲是從輸入的上升沿測(cè)量到輸出的上升沿，結(jié)果得到的延遲約為10.8ns。請(qǐng)記住，為了進(jìn)行準(zhǔn)確校準(zhǔn)，要減去測(cè)試設(shè)置中印刷電路板走線或電纜的延遲。對(duì)于這個(gè)圖，所有的輸出波形都有很好的對(duì)齊，這被稱為通道間偏差。低偏差對(duì)于將精確的時(shí)鐘分配到多個(gè)地方很重要。
緩沖器通常用于將時(shí)鐘分配給并聯(lián)連接的ADC，以實(shí)現(xiàn)更高的分辨率。在這樣的應(yīng)用中，必須注意確保通道間偏差滿足允許的時(shí)鐘變化范圍，符合ADC設(shè)備的孔徑延遲規(guī)格。當(dāng)使用多個(gè)緩沖器時(shí)，所選時(shí)鐘分配緩沖器的設(shè)備間偏差也很重要，以確保多個(gè)ADC設(shè)備之間的定時(shí)同步。
緩沖器的功耗取決于特定使用場(chǎng)景的多個(gè)參數(shù)。工作頻率、輸出負(fù)載、VDD、激活的輸出數(shù)量都可能產(chǎn)生影響。功耗還取決于緩沖器中使用的架構(gòu)類型，即電流模式或電壓模式。在電壓模式架構(gòu)中，功耗會(huì)隨著工作頻率的增加而增加。CMOS緩沖器就是一個(gè)例子。在電流模式架構(gòu)中，例如LVPECL，功耗通常與頻率無關(guān)。
“輸出負(fù)載”一詞是指連接到輸出端的任何連接。它會(huì)對(duì)緩沖器的交流性能產(chǎn)生重大影響，可能會(huì)影響輸出幅度、上升時(shí)間、下降時(shí)間、傳播延遲、輸出偏差，甚至均方根抖動(dòng)。我們將在另一個(gè)精密實(shí)驗(yàn)室視頻中更多地討論不同的輸出類型和合適的負(fù)載。
總結(jié)：時(shí)鐘單元作為電子系統(tǒng)關(guān)鍵部分，由時(shí)鐘發(fā)生器和時(shí)鐘緩沖器構(gòu)成。時(shí)鐘發(fā)生器能解決多時(shí)鐘源系統(tǒng)問題，其選型需關(guān)注壓控振蕩器頻率范圍、分?jǐn)?shù)分頻器、環(huán)路濾波器帶寬、鑒相器頻率等參數(shù)，還支持?jǐn)U頻時(shí)鐘技術(shù)，具備靈活配置、多電源電壓適配及不同溫度等級(jí)等特性，且分為通用型與高性能型以滿足不同抖動(dòng)性能需求。時(shí)鐘緩沖器廣泛應(yīng)用于各類系統(tǒng)，其關(guān)鍵參數(shù)涵蓋電源類型、信號(hào)類型、輸入輸出電平規(guī)格、相位噪聲、抖動(dòng)、傳播延遲、通道間偏差及功耗等，設(shè)計(jì)應(yīng)用時(shí)需綜合考量這些參數(shù)，以實(shí)現(xiàn)精準(zhǔn)時(shí)鐘分配與系統(tǒng)穩(wěn)定運(yùn)行。
