調(diào)用VIVADO FFT IP核進(jìn)行FFT計(jì)算Verilog代碼Vivado仿真

名稱(chēng)：調(diào)用VIVADO FFT IP核進(jìn)行FFT計(jì)算Verilog代碼Vivado仿真

軟件：Vivado

語(yǔ)言：Verilog

代碼功能：調(diào)用VIVADO FFT IP核進(jìn)行FFT計(jì)算

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. Testbench

4. 仿真圖

Matlab計(jì)算

輸入實(shí)部虛部

輸出FFT結(jié)果，實(shí)部虛部，與matlab計(jì)算一致，因?yàn)镕FT的IP核是整數(shù)計(jì)算，因此存在一點(diǎn)誤差，是正?，F(xiàn)象。

部分代碼展示:

`timescale?1ns?/?1ps
//////////////////////////////////////////////////////////////////////////////////
//?Company:?
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//?
//?Create?Date:?2019/05/24?21:27:49
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//?
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module?fft_IP_1024(
????input?clk_in,//時(shí)鐘
????input?data_in_en,//數(shù)據(jù)輸入使能
????input?last_data,//輸入最后一個(gè)數(shù)據(jù)信號(hào)
????input?[15:0]?data_in_real,//輸入的16位數(shù)據(jù)實(shí)部
????input?[15:0]?data_in_imag,//輸入的16位數(shù)據(jù)虛部
????output?data_out_en,//輸出使能
????output?[31:0]?data_out//輸出32位FFT結(jié)果，輸出數(shù)據(jù)，高16位虛部，低16位實(shí)部
????);
//????????sample_data(15?downto?0)??:=?data(index).re;??????????????????--?real?data
//????????sample_data(31?downto?16)?:=?data(index).im;??????????????????--?imaginary?data
wire?m_axis_data_tvalid;
xfft_1024?U_xfft_1024?(
.aclk(clk_in),????????????????????????????????????????????????//?input?wire?aclk
.s_axis_config_tdata(8'd1),??????????????????//1表示FFT，0表示逆fft
.s_axis_config_tvalid(1'b1),????????????????//?1表示s_axis_config_tdata有效
.s_axis_config_tready(?),????????????????//?output?wire?s_axis_config_tready
.s_axis_data_tdata({data_in_imag,data_in_real}),??????????????????????//?輸入實(shí)部和虛部，高16位虛部，低16位實(shí)部
.s_axis_data_tvalid(data_in_en),????????????????????//?輸入數(shù)據(jù)有效使能
.s_axis_data_tready(?),????????????????????//?output?wire?s_axis_data_tready
.s_axis_data_tlast(last_data),??????????????????????//?輸入最后一個(gè)數(shù)據(jù)結(jié)束
.m_axis_data_tdata(data_out),??????????????????????//?輸出數(shù)據(jù)，高16位虛部，低16位實(shí)部

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=508