頻率計(jì)的設(shè)計(jì)Verilog代碼Quartus仿真

名稱：頻率計(jì)的設(shè)計(jì)Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：

實(shí)訓(xùn)要求：

1、用FPGA實(shí)現(xiàn)8位頻率計(jì)的設(shè)計(jì)。

2、被測(cè)頻率范圍為00000000到99999999Hz。

3、用8個(gè)八段數(shù)碼管顯示測(cè)頻結(jié)果。

4、其它功能。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

a

2. 程序文件

3. 程序編譯

4. RTL圖

5. 仿真圖

整體仿真圖

控制信號(hào)產(chǎn)生模塊

計(jì)數(shù)器模塊

控制鎖存器模塊

動(dòng)態(tài)顯示模塊

部分代碼展示:

//頻率計(jì)
module?Freq_top(
input?clk,//50MHz
input?reset,//復(fù)位
input?signal_in,//被測(cè)信號(hào)
output?[7:0]?LED_BIT,//數(shù)碼管位選,7個(gè)數(shù)碼管
output?[7:0]?LED_SEG//數(shù)碼管段選
);
wire?en;
wire?rst;
wire?lat;
wire?[31:0]?number;
wire?[31:0]?store_number;//鎖存值
//控制信號(hào)產(chǎn)生模塊
Frq_Ctrl?i_Frq_Ctrl(
.?clk(clk),//50MHz
.?en(en),////1S閘門信號(hào)
.?rst(rst),//清零
.?lat(lat)//鎖存
);
//計(jì)數(shù)器模塊
counter?i_counter?(
.?signal_in(signal_in),//被測(cè)信號(hào)
.?en(en),////1S閘門信號(hào)
.?rst(rst),//清零
.?number(number)//計(jì)數(shù)值
);
//控制鎖存器模塊
data_store?i_data_store(
.?reset(reset),//復(fù)位
.?lat(lat),//鎖存
.?number(number),//計(jì)數(shù)值
.?store_number(store_number)//鎖存值
);
//數(shù)碼管顯示
LED_DISP?i_LED_DISP(
.?clk(clk),//
.?store_number(store_number),//鎖存值
.?LED_BIT(LED_BIT),//數(shù)碼管位選,4個(gè)數(shù)碼管
.?LED_SEG(LED_SEG)//數(shù)碼管段選
);
endmodule

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