Quartus數(shù)字鐘設(shè)計(jì)Verilog代碼小腳丫開(kāi)發(fā)板

名稱：Quartus數(shù)字鐘設(shè)計(jì)Verilog代碼小腳丫開(kāi)發(fā)板

軟件：Quartus

語(yǔ)言：Verilog

代碼功能：

數(shù)字鐘設(shè)計(jì)

設(shè)計(jì)要求：小時(shí)和分鐘用數(shù)碼管顯示,秒用發(fā)光二極管閃爍顯示,每秒閃爍一次。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在小腳丫開(kāi)發(fā)板驗(yàn)證，小腳丫開(kāi)發(fā)板如下，其他開(kāi)發(fā)板可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 管腳分配

6. Testbench

7. 仿真圖

整體仿真圖

分頻模塊

計(jì)時(shí)模塊

顯示模塊

部分代碼展示:

//秒表
module?clock(
input?clk,//時(shí)鐘
input?reset_n,//復(fù)位
output?[1:0]?SEG_DIG,
output?[7:0]?seg_1,//數(shù)碼管
output?[7:0]?seg_2,//數(shù)碼管
output?led//led閃爍
);
wire?[7:0]?minute_out;//計(jì)時(shí)值
wire?clk_1Hz;
//分頻模塊
clk_div?i_clk_div(
.?clk(clk),//12M
.?reset_n(reset_n),//復(fù)位
.?clk_1Hz(clk_1Hz)//1Hz
);
//控制模塊
clock_ctrl?i_clock_ctrl(
.?clk_1Hz(clk_1Hz),//1Hz
.?reset_n(reset_n),//復(fù)位
.?minute_out(minute_out),//分鐘值
.?led(led)//led閃爍
);
//顯示模塊
display?i_display(
.?clk(clk),//12MHz
.?minute_out(minute_out),//分鐘
.?SEG_DIG(SEG_DIG),
.?seg_1(seg_1),//數(shù)碼管
.?seg_2(seg_2)//數(shù)碼管
);
endmodule

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