秒表數(shù)字鐘verilog電子鐘跑表DE1開發(fā)板數(shù)字時鐘仿真

3小時前作者：FPGA代碼設(shè)計學(xué)習(xí)資料

113

加入交流群

掃碼加入
獲取工程師必備禮包
參與熱點資訊討論

名稱：秒表數(shù)字鐘verilog電子鐘跑表DE1開發(fā)板數(shù)字時鐘仿真（代碼在文末下載）

軟件：Quartus II

語言：Verilog

代碼功能：

1、設(shè)計數(shù)字鐘功能，可以通過數(shù)碼管顯示時分秒。

2、可以通過按鍵修改小時、分鐘、秒鐘。

3、具有秒表功能(跑表)。

4、可以通過按鍵控制秒表啟動、暫停、復(fù)位。

5、數(shù)字鐘和秒表模式使用按鍵切換。

本代碼已在開發(fā)板驗證，開發(fā)板如下，其他開發(fā)板可以修改管腳適配：

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

部分代碼展示:

module?Digital_clock(
input?clk_50M,
input?key_0,//模式設(shè)置按鍵--4'd0:計時，4'd1:跑表
input?key_1,//設(shè)置修改/跑表啟動
input?key_2,//修改確認/跑表暫停
input?key_3,//修改時分秒/跑表復(fù)位
output?[3:0]?led_mode,//led顯示當(dāng)前模式
output??[7:0]?HEX0,//數(shù)碼管-低亮
output??[7:0]?HEX1,//數(shù)碼管-低亮
output??[7:0]?HEX2,//數(shù)碼管-低亮
output??[7:0]?HEX3?//數(shù)碼管-低亮
);
wire?[3:0]?state_mode;//當(dāng)前模式，4'd0:計時,4'd1:跑表
wire?[7:0]?hour_time;//時
wire?[7:0]?minute_time;//分
wire?[7:0]?second_time;//秒
wire?[15:0]?stopwatch_Millisecond;//秒
wire?key_0_negedge;
wire?key_1_negedge;
wire?key_2_negedge;
wire?key_3_negedge;
wire?clk_1Hz;
wire?clk_10Hz;
fenping?fenping_Hz(
.?clk_50M(clk_50M),
.?clk_1Hz(clk_1Hz),
.?clk_10Hz(clk_10Hz)
);
key_jitter?key_0_jitter(
.?clkin(clk_50M),?????
.?key_in(key_0),
.?key_posedge(),
.?key_negedge(key_0_negedge),
.?key_value()
);
key_jitter?key_1_jitter(
.?clkin(clk_50M),?????
.?key_in(key_1),
.?key_posedge(),
.?key_negedge(key_1_negedge),
.?key_value()
);
key_jitter?key_2_jitter(
.?clkin(clk_50M),?????
.?key_in(key_2),
.?key_posedge(),
.?key_negedge(key_2_negedge),
.?key_value()
);
key_jitter?key_3_jitter(
.?clkin(clk_50M),?????
.?key_in(key_3),
.?key_posedge(),
.?key_negedge(key_3_negedge),
.?key_value()
);
set_mode?i_set_mode(
.?clk_50M(clk_50M),
.?set_mode_key(key_0_negedge),
.?led_mode(led_mode),//led顯示當(dāng)前模式
.?state_mode(state_mode)//當(dāng)前模式
);
//計時
jishi?i_jishi(
.?clk_50M(clk_50M),
.?clk_1Hz(clk_1Hz),
.?state_mode(state_mode),//當(dāng)前模式
.?set_time_key(key_1_negedge),//設(shè)置時間
.?confirm_key(key_2_negedge),//確認
.?change_time_key(key_3_negedge),//設(shè)置時分秒
.?hour_time(hour_time),//時
.?minute_time(minute_time),//分
.?second_time(second_time)//秒
);
//秒表
stopwatch?i_stopwatch(
.?clk_50M(clk_50M),
.?clk_10Hz(clk_10Hz),//10Hz--對應(yīng)100ms
.?state_mode(state_mode),//當(dāng)前模式
.?start_key(key_1_negedge),//啟動
.?stop_key(key_2_negedge),//暫停
.?reset_key(key_3_negedge),//復(fù)位
.?stopwatch_Millisecond(stopwatch_Millisecond)//秒
);
display?i_display(
.?clk(clk_50M),
.?state_mode(state_mode),//當(dāng)前模式
.?stopwatch_Millisecond(stopwatch_Millisecond),//秒
.?hour_time(hour_time),//時
.?minute_time(minute_time),//分
.?second_time(second_time),//秒
.?HEX0(HEX0),//數(shù)碼管-低亮
.?HEX1(HEX1),//數(shù)碼管-低亮
.?HEX2(HEX2),//數(shù)碼管-低亮
.?HEX3(HEX3)?//數(shù)碼管-低亮
);
endmodule

設(shè)計文檔：

1. 工程文件