8位BCD加法器DE1-SOC開發(fā)板verilog

名稱：8位BCD加法器DE1-SOC開發(fā)板verilog（代碼在文末下載）

軟件：Quartus II

語言：Verilog

代碼功能：

課程設(shè)計(jì)題目 設(shè)計(jì)一個(gè)一位BCD加法器。使用8個(gè)撥動(dòng)開關(guān),分成兩個(gè)4位組,分別表示兩個(gè) BCD輸入數(shù)據(jù);

相加結(jié)果的BCD數(shù)據(jù)用一位七段數(shù)碼管顯示:使用一個(gè)LED燈表示 相加結(jié)果的進(jìn)位情況,LED燈亮,表示進(jìn)位為1,LED燈滅,進(jìn)位為0

1)課程設(shè)計(jì)報(bào)告完成情況2)程序代碼的實(shí)現(xiàn)3)仿真結(jié)果 3)開發(fā)板演示結(jié)果4)如何改進(jìn)

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在DE1-SOC開發(fā)板驗(yàn)證，其他開發(fā)板可修改管腳適配，板子如下：

部分代碼展示:

設(shè)計(jì)文檔：

工程文件

程序編譯

管腳分配

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=253