DDS波形發(fā)生器Verilog代碼Quartus仿真

名稱：DDS波形發(fā)生器Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：

DDS波形發(fā)生器

1.可產(chǎn)生正弦波，鋸齒波，三角波，方波4種波形(頻率可調(diào),輸出不少于8個頻率信號，一個波形周期不少于128點)。

2.具有波形選擇、起動、停止功能。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. Testbench

6. 仿真圖

整體仿真圖

相位累加器模塊

鋸齒波ROM

方波ROM

三角波ROM

sin波ROM

部分代碼展示:

`timescale?1ns?/?1ps
//輸出頻率f=clk_50M*frequency/2^10
module?DDS_top(
????input?clk_50M,//時鐘輸入
????input?[7:0]?frequency,//頻率控制字，控制輸出波形頻率
????output?[7:0]?douta_fangbo,//方波
????output?[7:0]?douta_sanjiao,//三角波
????output?[7:0]?douta_sin,//正弦波
????output?[7:0]?douta_juchi//鋸齒波
????);
?
wire?[9:0]?addra;
//鋸齒ROM
juchi_ROM?i_juchi_ROM?(
??????.clock(clk_50M),????//?input?wire?clka
??????.address(addra),??//?input?wire?[9?:?0]?addra
??????.q(douta_juchi)??//?output?wire?[7?:?0]?douta
????);
//方波ROM
fangbo_ROM?i_fangbo_ROM?(
??????.clock(clk_50M),????//?input?wire?clka
??????.address(addra),??//?input?wire?[9?:?0]?addra
??????.q(douta_fangbo)??//?output?wire?[7?:?0]?douta
????);
?
//三角波ROM
sanjiao_ROM?i_sanjiao_ROM?(
??.clock(clk_50M),????//?input?wire?clka
??.address(addra),??//?input?wire?[9?:?0]?addra
??.q(douta_sanjiao)??//?output?wire?[7?:?0]?douta
);
//sin波ROM
sin_ROM?i_sin_ROM?(
??.clock(clk_50M),????//?input?wire?clka
??.address(addra),??//?input?wire?[9?:?0]?addra
??.q(douta_sin)??//?output?wire?[7?:?0]?douta
);
//相位累加器
Frequency_ctrl?i_Frequency_ctrl(
.?clk_50M(clk_50M),
.?frequency(frequency),//頻率控制字
.?addra(addra)//輸出地址
????);
endmodule

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