Quartus DDS信號發(fā)生器Verilog代碼

名稱：Quartus DDS信號發(fā)生器Verilog代碼

軟件：Quartus

語言：Verilog

代碼功能：

DDS信號發(fā)生器，可以輸出正弦波、方波、三角波，可以改變波形的頻率。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. Testbench

6. 仿真圖

整體仿真圖

方波ROM模塊

三角波ROM模塊

Sin波ROM模塊

相位累加器模塊

波形選擇控制模塊

部分代碼展示:

`timescale?1ns?/?1ps
//輸出頻率f=clk_50M*frequency/2^10
module?DDS_top(
????input?clk_50M,//時(shí)鐘輸入
????input?[1:0]?wave_select,//01輸出sin，10輸出方波，11輸出三角波
????input?[7:0]?frequency,//頻率控制字，控制輸出波形頻率，值越大，頻率越大
????output?[7:0]?wave//輸出波形
????);
?
wire?[9:0]?addra;
wire?[7:0]?douta_fangbo;
wire?[7:0]?douta_sanjiao;
wire?[7:0]?douta_sin;
//方波ROM
fangbo_ROM?i_fangbo_ROM?(
??????.clock(clk_50M),????//?input?wire?clka
??????.address(addra),??//?input?wire?[9?:?0]?addra
??????.q(douta_fangbo)??//?output?wire?[7?:?0]?douta
????);
//三角波ROM
sanjiao_ROM?i_sanjiao_ROM?(
??.clock(clk_50M),????//?input?wire?clka
??.address(addra),??//?input?wire?[9?:?0]?addra
??.q(douta_sanjiao)??//?output?wire?[7?:?0]?douta
);
//sin波ROM
sin_ROM?i_sin_ROM?(
??.clock(clk_50M),????//?input?wire?clka
??.address(addra),??//?input?wire?[9?:?0]?addra
??.q(douta_sin)??//?output?wire?[7?:?0]?douta
);
//相位累加器
Frequency_ctrl?i_Frequency_ctrl(
.?clk_50M(clk_50M),
.?frequency(frequency),//頻率控制字
.?addra(addra)//輸出地址
????);
//波形選擇控制
wire?[7:0]?wave_rom;
wave_sel?i_wave_sel(
.?clk_50M(clk_50M),
.?wave_select(wave_select),//01輸出sin，10輸出方波，11輸出三角波
.?douta_fangbo(douta_fangbo),//方波
.?douta_sanjiao(douta_sanjiao),//三角
.?douta_sin(douta_sin),????//正弦???
.?wave(wave_rom)//輸出波形????
????);
assign?wave=wave_rom;
endmodule

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