基于FPGA的16QAM調(diào)制verilog代碼

名稱：FPGA的16QAM調(diào)制verilog（代碼在文末付費(fèi)下載）

軟件：Quartus

語言：Verilog

要求：使用FPGA實(shí)現(xiàn)16QAM的調(diào)制，并進(jìn)行仿真

演示視頻：

部分代碼展示

module?QAM_16(
inputrst,???????//復(fù)位信號(hào)，高電平有效
inputclk,???????//FPGA系統(tǒng)時(shí)鐘
input?[3:0]??din,??//輸入的絕對(duì)碼數(shù)據(jù),調(diào)制信號(hào)
output?[18:0]?QAM_out?//QAM輸出
);
wire?[7:0]?cos_wave;//cos波
wire?[7:0]?sin_wave;//sin波
wire?[2:0]I,Q;??//轉(zhuǎn)換后的相對(duì)碼數(shù)據(jù)
//編碼映射
CodeMap?i_CodeMap?(
.rst(rst),
.clk(clk),
.din(din),
.I(I),
.Q(Q)
);?
wire?[9:0]data_in_I;//輸入信號(hào)
wire?[9:0]fir_data_I;//濾波后結(jié)果
wire?[9:0]data_in_Q;//輸入信號(hào)
wire?[9:0]fir_data_Q;//濾波后結(jié)果
assign?data_in_I={7'd0,I};
assign?data_in_Q={7'd0,Q};
//成型濾波器
FIR?I_FIR(
.?clk(clk),//
.?reset_p(rst),//高電平復(fù)位
.?data_in(data_in_I),//輸入信號(hào)
.?fir_data(fir_data_I)//濾波后結(jié)果
);
//成型濾波器
FIR?Q_FIR(
.?clk(clk),//
.?reset_p(rst),//高電平復(fù)位
.?data_in(data_in_Q),//輸入信號(hào)
.?fir_data(fir_data_Q)//濾波后結(jié)果
);
//sin,cos產(chǎn)生模塊
sin_cos?i_sin_cos(
.?clk(clk),
.?rst(rst),
.?cos_wave(cos_wave),//cos波
.?sin_wave(sin_wave)//sin波
);

設(shè)計(jì)文檔(文檔點(diǎn)擊可下載)：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. Testbench

6. 仿真圖

整體仿真圖

編碼映射

成型濾波

Sin cos生成模塊

相乘相加模塊

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=166