基于FPGA的QPSK調(diào)制器設計Verilog代碼Quartus仿真

名稱：基于FPGA的QPSK調(diào)制器設計Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：

基于FPGA的QPSK調(diào)制器設計

內(nèi)容及要求

設計說明

QPSK調(diào)制廣泛應用于衛(wèi)星通信、移動通信等領域。本題目要求設計一個QPSK調(diào)制器的 FPGA IP核,實現(xiàn)對輸入周期數(shù)字比特流的QPSK調(diào)制。

二、設計要求

1.輸入數(shù)字比特流波形和輸出QPSK調(diào)制波形必須能夠通過示波器或在 Modelsim中觀測到。

2.調(diào)制器輸入數(shù)字比特流的速率不低于10kbps。

3.使用 ALTERA公司的FPGA器件進行開發(fā)。

4.可根據(jù)情況增加其他功能。

三、實驗要求

1.根據(jù)設計要求,合理設計系統(tǒng)架構,完成軟、硬件設計。

2.使用VHDL或 Verilog HDL編程,使用 Mode Sim完成邏輯仿真。

3.進行器件選擇時要考慮成本,并對項目的性價比以及社會經(jīng)濟效益進行簡要分析說明。

4.完成系統(tǒng)聯(lián)調(diào),實現(xiàn)模塊功能,并闡述聯(lián)調(diào)的方法和結果

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演示視頻：

設計文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. Testbench

6. 仿真圖

整體仿真圖

調(diào)制模塊仿真

載波模塊仿真

部分代碼展示:

`timescale?1ns?/?1ps
//QPSK
module?QPSK(
????input?clk_in,//時鐘50M
????input?rst_p,//高電平復位
?input?data_in,//輸入串行行數(shù)據(jù),156.25K
????output?[7:0]?QPSK_out//QPSK調(diào)制輸出
????);
wire?[4:0]?phase_location;//實際相位位置
//調(diào)制模塊
modulation?i_modulation(
.?clk_in(clk_in),//時鐘
.?rst_p(rst_p),//高電平復位
.?data_in(data_in),//輸入并行數(shù)據(jù)
.?phase_location(phase_location)//實際相位位置
????);
//載波模塊
carry_wave?i_carry_wave(
.?clk_in(clk_in),//時鐘
.?phase_location(phase_location),//實際相位位置
.?QPSK_out(QPSK_out)//QPSK調(diào)制輸出
);
endmodule

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