三人表決器設(shè)計(jì)Verilog代碼vivado ego1開發(fā)板

名稱：三人表決器設(shè)計(jì)Verilog代碼vivado? ego1開發(fā)板

軟件：vivado

語言：Verilog

代碼功能：

三人表決器設(shè)計(jì)

設(shè)計(jì)一個(gè)三人表決器，具有一個(gè)復(fù)位按鍵和3個(gè)表決器輸入按鍵；

當(dāng)大于等于2人同意則表決通過；

表決結(jié)果通過led表示，亮表示通過，滅表示不通過。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在ego1開發(fā)板驗(yàn)證，ego1開發(fā)板如下，其他開發(fā)板可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. 管腳約束文件

5. Testbench（仿真文件）

6. 仿真圖

上圖可看出當(dāng)超過2個(gè)同意時(shí)，（result_led）結(jié)果為同意

部分代碼展示:

`timescale?1ns?/?1ps
//////////////////////////////////////////////////////////////////////////////////
//?Company:?
//?Engineer:?
//?
//?Create?Date:?2019/06/15?21:34:07
//?Design?Name:?
//?Module?Name:?biaojueqi
//?Project?Name:?
//?Target?Devices:?
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//?
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//?
//?Revision:
//?Revision?0.01?-?File?Created
//?Additional?Comments:
//?
//////////////////////////////////////////////////////////////////////////////////
//三人表決器
module?biaojueqi(
????input?clk_in,//100M時(shí)鐘
????input?reset_n,//低電平復(fù)位
????input?player_1,//表決器輸入1
????input?player_2,//表決器輸入2
????input?player_3,//表決器輸入3
????output?result_led//表決結(jié)果指示燈，亮表示通過，滅表示不通過
????);
????
????????else?if(player_2==1?&&?player_3==1)//2,3通過
????????????result<=1;//結(jié)果通過?????
????????else
????????????result<=0;//否則不通過????
????????????
assign?result_led=result;
endmodule

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