智能搶答器Verilog代碼Quartus遠(yuǎn)程云端平臺

名稱：Quartus智能搶答器Verilog代碼遠(yuǎn)程云端平臺

軟件：Quartus

語言：Verilog

代碼功能：

設(shè)計基于FPGA的智能搶答器的設(shè)計。

設(shè)計要求：

(1)設(shè)計語言為Verilog，硬件開發(fā)平臺為 Spartan-3E開發(fā)板。

(2)要求有四名參賽選手，每次搶答由數(shù)碼管顯示倒計時5秒；每名選手搶到后由數(shù)碼管顯示其得分增加1,一共進(jìn)行5輪。

(3)采用層次化的設(shè)計。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在遠(yuǎn)程云端平臺驗證，遠(yuǎn)程云端平臺如下，其他遠(yuǎn)程云端平臺可以修改管腳適配：

演示視頻：

設(shè)計文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 管腳分配

6. 仿真文件

7. 仿真圖

部分代碼展示:

module?qiangdaqi(
input?clk,//1KHz時鐘
input?rst,
input?qiangda_1,//搶答者1
input?qiangda_2,//搶答者2
input?qiangda_3,//搶答者3
input?qiangda_4,//搶答者4
input?start_key,//開始鍵
output?[3:0]?led,//搶答指示燈
output?[7:0]?SEG1,//數(shù)碼房段選顯示
output?[3:0]?SEL1,?//數(shù)碼房位選顯示
output?[7:0]?SEG2,//數(shù)碼房段選顯示
output?[3:0]?SEL2?//數(shù)碼房位選顯示
);
wire?[3:0]?dis_5seconds;//倒計時5秒
wire?[3:0]?player_score_1;//1搶答分?jǐn)?shù)
wire?[3:0]?player_score_2;//2搶答分?jǐn)?shù)
wire?[3:0]?player_score_3;//3搶答分?jǐn)?shù)
wire?[3:0]?player_score_4;//4搶答分?jǐn)?shù)
wire?[3:0]?numbers;//輪數(shù)
//搶答控制模塊
qiangda_ctrl?qiangda_ctrl(
.?clk(clk),//1KHz時鐘
.?rst(rst),
.?qiangda_1(qiangda_1),//搶答者1
.?qiangda_2(qiangda_2),//搶答者2
.?qiangda_3(qiangda_3),//搶答者3
.?qiangda_4(qiangda_4),//搶答者4
.?start_key(start_key),//開始鍵
.?led(led),//搶答指示燈
.?dis_5seconds(dis_5seconds),//倒計時5秒
.?player_score_1(player_score_1),//1搶答分?jǐn)?shù)
.?player_score_2(player_score_2),//2搶答分?jǐn)?shù)
.?player_score_3(player_score_3),//3搶答分?jǐn)?shù)
.?player_score_4(player_score_4),//4搶答分?jǐn)?shù)
.?numbers(numbers)//輪數(shù)
);
//數(shù)碼管顯示模塊
display?i_display(
.?clk(clk),//
.?dis_5seconds(dis_5seconds),//倒計時5秒
.?player_score_1(player_score_1),//1搶答分?jǐn)?shù)
.?player_score_2(player_score_2),//2搶答分?jǐn)?shù)
.?player_score_3(player_score_3),//3搶答分?jǐn)?shù)
.?player_score_4(player_score_4),//4搶答分?jǐn)?shù)
.?numbers(numbers),//輪數(shù)
.?SEG1(SEG1),//數(shù)碼房段選顯示
.?SEL1(SEL1),?//數(shù)碼房位選顯示
.?SEG2(SEG2),//數(shù)碼房段選顯示
.?SEL2(SEL2)?//數(shù)碼房位選顯示
);
endmodule

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