名稱:服務(wù)員呼叫器Verilog代碼遠(yuǎn)程云端平臺Quartus
軟件:Quartus
語言:Verilog
代碼功能:
1.設(shè)計內(nèi)容和要求(包括設(shè)計內(nèi)容、主要指標(biāo)與技術(shù)參數(shù))
設(shè)計內(nèi)容:基于FPGA的服務(wù)員呼叫器的設(shè)計。
設(shè)計要求:
(1)設(shè)計語言為 Verilog,硬件開發(fā)平臺為 Spartan-3E開發(fā)板;
(2)設(shè)計基于FPGA的服務(wù)員呼叫器的設(shè)計,要求有4名服務(wù)員A、B、C、D,每次呼叫由數(shù)碼管顯示倒計時5秒;每名服務(wù)員被搶到后,由數(shù)碼管顯示當(dāng)前已被分配工作的服務(wù)員,一共進行5輪。
(3)采用層次化的設(shè)計。
FPGA代碼Verilog/VHDL代碼資源下載:www.hdlcode.com
本代碼已在遠(yuǎn)程云端平臺驗證,遠(yuǎn)程云端平臺如下,其他遠(yuǎn)程云端平臺可以修改管腳適配:
演示視頻:
設(shè)計文檔:
1. 工程文件
2. 程序文件
3. 程序編譯
4. RTL圖
5. 管腳分配
6. 仿真文件(VWF)
7. 仿真圖
部分代碼展示:
module?beeper( input?clk_1KHz,//1KHz時鐘 input?rst, input?key_1,//服務(wù)員1 input?key_2,//服務(wù)員2 input?key_3,//服務(wù)員3 input?key_4,//服務(wù)員4 input?key_call,//呼叫鍵 output?SEG_0,//數(shù)碼管段選 output?SEG_1,//數(shù)碼管段選 output?SEG_2,//數(shù)碼管段選 output?SEG_3,//數(shù)碼管段選 output?SEG_4,//數(shù)碼管段選 output?SEG_5,//數(shù)碼管段選 output?SEG_6,//數(shù)碼管段選 output?SEG_7,//數(shù)碼管段選 output?SEL_0,//數(shù)碼管位選 output?SEL_1,//數(shù)碼管位選 output?SEL_2,//數(shù)碼管位選 output?SEL_3//數(shù)碼管位選 ); wire?[3:0]?time_num;//時間5~0 wire?[3:0]?waiter_num;//服務(wù)員1~4 wire?[3:0]?turn_num;//輪數(shù)1~5 //控制模塊 control?i_control( .?clk_1KHz(clk_1KHz),//1KHz時鐘 .?rst(rst), .?key_1(key_1),//服務(wù)員1 .?key_2(key_2),//服務(wù)員2 .?key_3(key_3),//服務(wù)員3 .?key_4(key_4),//服務(wù)員4 .?key_call(key_call),//呼叫鍵 .?time_num(time_num),//時間5~0 .?waiter_num(waiter_num),//服務(wù)員1~4 .?turn_num(turn_num)//輪數(shù)1~5 ); //顯示模塊 display?i_display( .?clk_1KHz(clk_1KHz),//1KHz時鐘 .?time_num(time_num),//時間5~0 .?waiter_num(waiter_num),//服務(wù)員1~4 .?turn_num(turn_num),//輪數(shù)1~5 .?SEG_0(SEG_0),//數(shù)碼管段選 .?SEG_1(SEG_1),//數(shù)碼管段選 .?SEG_2(SEG_2),//數(shù)碼管段選 .?SEG_3(SEG_3),//數(shù)碼管段選 .?SEG_4(SEG_4),//數(shù)碼管段選 .?SEG_5(SEG_5),//數(shù)碼管段選 .?SEG_6(SEG_6),//數(shù)碼管段選 .?SEG_7(SEG_7),//數(shù)碼管段選 .?SEL_0(SEL_0),//數(shù)碼管位選 .?SEL_1(SEL_1),//數(shù)碼管位選 .?SEL_2(SEL_2),//數(shù)碼管位選 .?SEL_3(SEL_3)//數(shù)碼管位選 ); endmodule
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