數(shù)字式競賽搶答器Verilog代碼Quartus軟件AX301開發(fā)板

名稱：Quartus數(shù)字式競賽搶答器Verilog代碼AX301開發(fā)板

軟件：Quartus

語言：Verilog

代碼功能：

數(shù)字式競賽搶答器設(shè)計(jì)：

設(shè)計(jì)一個(gè)可容納四組參賽者同時(shí)搶答的數(shù)字搶答器。

要求:

(1)能斷第一搶答者并報(bào)警指示搶答成功,其他組搶答均無效。

(2)設(shè)計(jì)倒計(jì)時(shí)時(shí)鐘,若提前搶答則對相應(yīng)的搶答組發(fā)出警報(bào)。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在AX301開發(fā)板驗(yàn)證，開發(fā)板如下，其他開發(fā)板可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 管腳分配

6. Testbench

7. 仿真圖

整體仿真圖

控制模塊仿真

顯示模塊仿真

部分代碼展示:

//數(shù)字式競賽搶答器設(shè)計(jì)
//設(shè)計(jì)一個(gè)可容納四組參賽者同時(shí)搶答的數(shù)字搶答器。
//（1）能判斷第一搶答者并報(bào)警指示搶答成功，其他組搶答均無效；
//（2）設(shè)計(jì)倒計(jì)時(shí)時(shí)鐘，若提前搶答則對相應(yīng)的搶答組發(fā)出警報(bào)
module?qiangdaqi?(
input?clk,//50MHz
//input?reset_n,//復(fù)位
input?key_1,//搶答鍵
input?key_2,//搶答鍵
input?key_3,//搶答鍵
input?key_4,//搶答鍵
output?alarm_LED,//高電平亮，提前搶答指示燈
output?beep,//蜂鳴器,低電平響
output?[5:0]?bit_select,//數(shù)碼管位選
output?[7:0]?seg_select//數(shù)碼管段選
);
wire?[3:0]?number;//搶答編號
wire?[3:0]?time_downcnt;//倒計(jì)時(shí)
wire?reset_n;
assign?reset_n=~(key_1==0?&&?key_2==0);//兩個(gè)按鍵同時(shí)按下作為復(fù)位信號
//控制模塊
control?i_control?(
.?clk(clk),//50MHz
.?reset_n(reset_n),//復(fù)位
.?key_1(key_1),//搶答鍵
.?key_2(key_2),//搶答鍵
.?key_3(key_3),//搶答鍵
.?key_4(key_4),//搶答鍵
.?alarm_LED(alarm_LED),//高電平亮，提前搶答指示燈
.?beep(beep),//蜂鳴器,低電平響
.?number(number),//搶答編號
.?time_downcnt(time_downcnt)//倒計(jì)時(shí)
);
//數(shù)碼管顯示模塊
display?i_display(
.?clk(clk),
.?number(number),//搶答編號
.?time_downcnt(time_downcnt),//倒計(jì)時(shí)
.?bit_select(bit_select),//數(shù)碼管位選
.?seg_select(seg_select)//數(shù)碼管段選
);
endmodule

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=335