4選一數(shù)據(jù)選擇器Verilog代碼Quartus仿真

名稱：4選一數(shù)據(jù)選擇器Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：4選一數(shù)據(jù)選擇器

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 仿真圖

Sel為00時(shí)，b輸出為a1即低電平。Sel為01時(shí)，b輸出為a2即高電平。Sel為10時(shí)，b輸出為a3，即低電平。Sel為11時(shí)，輸出為a4，即高電平。

部分代碼展示:

//4選一數(shù)據(jù)選擇器
module?mux_41(
input?[1:0]?sel,//選擇控制信號(hào)
input?a1,//輸入1
input?a2,//輸入2
input?a3,//輸入3
input?a4,//輸入4
output?reg?b?//輸出
);
always@(*)
case(sel)//case語句做數(shù)據(jù)選擇
2'b00:b=a1;//輸出數(shù)據(jù)1
2'b01:b=a2;//輸出數(shù)據(jù)2
2'b10:b=a3;//輸出數(shù)據(jù)3
2'b11:b=a4;//輸出數(shù)據(jù)4

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=434